基于CPLD的2PSK信号产生器设计毕业论文

1、摘 要CPLD在现代电子产品设计中发挥着重要的作用。PSK是一种在通讯领域广泛采用的调治技术。该设计在Maxplus实验平台上实现一个基于CPLD的2PSK信号产生器，利用片上的器件产生波形所需的数据。由于PSK为模拟信号，而CPLD/FPGA只能产生数字信号，因此需对正弦信号采样再经过数/模转换得到所需的PSK输出波形。整个系统共分为分频器，m序列产生器，跳变检测，正弦波信号产生器和DAC等5个局部，其中前4个局部由CPLD器件完成。设计我们采用Xilinx公司生产的典型CPLD器件XC95108芯片，用ADC0834A作D/A转换，时钟信号产生采用的12MHz晶振电路。论文从CPLD芯片的

2、结构出发编写了VHDL程序，并对程序进行了仿真运行，结果说明设计是符合要求的，该电路最大的特点就是适应性强，只要改变VHDL程序就可以完成不同的功能，本次设计根本到达了预期的目标。设计中也存在很多缺陷，与预期要求还有一定差距,有些是由于实际器件门电路时间上的延迟而造成的误差，有些那么是由于设计方案上的缺乏，需要进一步改良。关键词： 可编程逻辑器件 相移键控 分频器 M序列产生器 跳变检测 正弦波信号产生器 AbstractThe chips of CPLD are more and more important in the design of the electronic products

3、today. PSK is a kind of modulation technology adopted extensively in the field of communication. This design realizes a 2PSK signal generator basing on the CPLD with Maxplus experiment platform, and utilizes the device to produce the data that the wave form needs. For PSK is a kind of analogy signal

4、 while the CPLD can only produce digital signal, it need sample the sine signal and generate the output wave form which the design needs of the PSK through digital /analog conversion. The whole system is consisted of 5 parts as follows: the frequency division device, the m array generator, jumping m

5、easuring, the generator of sinusoidal wave signal and the DAC etc, and the first 4 parts among them are finished by CPLD devices. What the writer uses is the CPLD device XC95108 chip, which Xilinx Company produced, and it is the ADC0834A that the D/A changing needs, at last, the designing utilizes 1

6、2MHz crystal circuit to produce the sinusoidal wave. The paper has the VHDL procedure from the structure of the CPLD chip and has operated the procedure. The result indicates our designing is qualified. The greatest character of circuit is its good adaptability, Utilizing programming of CPLD device

7、to realize different function if change VHDL procedure, and this designing has reached the anticipated goal basically. There are a lot of defects too in the designing and certain disparity with expectation, during which some are the errors caused because of the time delaying on the door circuit of r

8、eal devices and some need further improving because of the flaws on the design plan. Keyword: Complex Programmable Logic Device Phase shift key modulation the frequency division device the m array generator Jump checkout the generator of sinusoidal wave signal目 录 TOC o 1-3 h z HYPERLINK l _Toc138079

9、322 摘 要 PAGEREF _Toc138079322 h I HYPERLINK l _Toc138079323 Abstract PAGEREF _Toc138079323 h II HYPERLINK l _Toc138079324 1绪言 PAGEREF _Toc138079324 h 1 HYPERLINK l _Toc138079325 1.1 课题背景 PAGEREF _Toc138079325 h 1 HYPERLINK l _Toc138079326 1.2 课题研究的目的和意义 PAGEREF _Toc138079326 h 1 HYPERLINK l _Toc1380

10、79327 1.3 国内外概况 PAGEREF _Toc138079327 h 2 HYPERLINK l _Toc138079328 2 系统设计方案的研究 PAGEREF _Toc138079328 h 4 HYPERLINK l _Toc138079329 2.1 系统的控制特点和性能要求 PAGEREF _Toc138079329 h 4 HYPERLINK l _Toc138079330 系统调制原理 PAGEREF _Toc138079330 h 4 HYPERLINK l _Toc138079331 2.2.1.绝对相移键控(2PSK): PAGEREF _Toc13807933

11、1 h 4 HYPERLINK l _Toc138079332 2.2.2 相对相移键控2DPSK PAGEREF _Toc138079332 h 5 HYPERLINK l _Toc138079333 2.3 系统实现方案分析 PAGEREF _Toc138079333 h 6 HYPERLINK l _Toc138079334 调相法： PAGEREF _Toc138079334 h 6 HYPERLINK l _Toc138079335 2.3.2 选择法： PAGEREF _Toc138079335 h 7 HYPERLINK l _Toc138079336 3用CPLD产生PSK信号

12、设计方案 PAGEREF _Toc138079336 h 8 HYPERLINK l _Toc138079337 3.1 CPLD简介 PAGEREF _Toc138079337 h 8 HYPERLINK l _Toc138079338 3.1.1 CPLD的种类和特点: PAGEREF _Toc138079338 h 8 HYPERLINK l _Toc138079339 3.1.2 CPLD器件的研发过程 PAGEREF _Toc138079339 h 8 HYPERLINK l _Toc138079340 3.2 XC9500芯片的结构: PAGEREF _Toc138079340 h

13、 9 HYPERLINK l _Toc138079341 3.3 设计方案 PAGEREF _Toc138079341 h 11 HYPERLINK l _Toc138079342 4 编程语言及仿真软件的选用 PAGEREF _Toc138079342 h 16 HYPERLINK l _Toc138079343 4.1.编程语言 PAGEREF _Toc138079343 h 16 HYPERLINK l _Toc138079344 4.2.开发工具 PAGEREF _Toc138079344 h 16 HYPERLINK l _Toc138079345 5 调试及仿真 PAGEREF _

14、Toc138079345 h 18 HYPERLINK l _Toc138079346 调试程序 PAGEREF _Toc138079346 h 18 HYPERLINK l _Toc138079347 外部硬件电路 PAGEREF _Toc138079347 h 19 HYPERLINK l _Toc138079348 仿真 PAGEREF _Toc138079348 h 20 HYPERLINK l _Toc138079349 6总结与展望 PAGEREF _Toc138079349 h 23 HYPERLINK l _Toc138079350 致 谢 PAGEREF _Toc138079

15、350 h 24 HYPERLINK l _Toc138079351 参考文献 PAGEREF _Toc138079351 h 25 HYPERLINK l _Toc138079352 附录一 VHDL源程序 PAGEREF _Toc138079352 h 27 HYPERLINK l _Toc138079353 附录二 芯片介绍： PAGEREF _Toc138079353 h 321绪言本章主要阐述数字通讯的开展史以及PSK和CPLD的研究背景,现状以及开展方向.1.1 课题背景1934年美国学者李佛西提出脉冲编码调制(PCM)的概念，从此之后通信数字化的时代应该说已经开始了，但是数字通信

16、的高速开展却是20世纪70年代以来的事情。随着时代的开展，用户不再满足于听到声音，而且还要看到图像；通信终端也不局限于单一的 机，而且还有 机和计算机等数据终端。现有的传输媒介电缆、微波中继和卫星通信等将更多地采用数字传输。而这些系统都使用到了数字调制技术。数字信号的载波调制是信道编码的一局部，我们之所以在信源编码和传输通道之间插入信道编码是因为通道及相应的设备对所要传输的数字信号有一定的限制，未经处理的数字信号源不能适应这些限制。由于传输信道的频带资源总是有限的，因此提高传输效率是通信系统所追求的最重要的指标之一。由于频率资源的有限性，限制了我们无法用开路信道传输信息。再者，通信的最终目的是

17、远距离传递信息。由于传输失真、传输损耗以及保证带内特性的原因，基带信号是无法在无线信道或光纤信道上进行长距离传输的。为了进行长途传输，必须对数字信号进行载波调制将信号频谱搬移到高频处才能在信道中传输。最后，较小的倍频程也保证了良好的带内特性。所以调制就是将基带信号搬移到信道损耗较小的指定的高频处进行传输即载波传输，调制后的基带信号称为通带信号，其频率比拟高。 数字信号的载波传输与基带传输的主要区别就是增加了调制与解调的环节，是在复接器后增加了一个调制器，在分接器前增加一个解调器而已。数字调制过程实际上是由两个独立的步骤实现的：映射和调制，这一点与模拟调制不同。实际上，数字调制的主要目的在于控制

18、传输效率，不同的数字调制技术正是由其映射方式区分的，其性能也是由映射方式决定的。1.2 课题研究的目的和意义系统的开展方向是功能更强，体积更小，速度更快，功耗更低。大规模可编程器件CPLD/FPGA在集成度，功能和速度上的优势正好满足通讯系统的这些要求。所以，无论是民用的移动 ，程控交换机，集群电台，播送发射机和调制解调器，还有军用的雷达设备，图像处理器，遥控遥测设备，加密通信机中，都已广泛地使用大规模可编程逻辑器件。既然CPLD在实际中如此广泛的应用，因此本人在就多了解和熟悉CPLD器件为目的，在设计中将主要使用CPLD器件。相移键控是最常见的数字调制方法之一，在数据传输中,尤其是在中速和中

19、高速的数传机(2400-4800bit/s)中得到了广泛的应用。相移键控有很好的抗干扰性,在有衰落的信道中也能获得很好的效果。本设计利用CPLD器件来实现一个2PSK信号产生器。通过这次作的论文设计，我能够增强对以前所学课程如：电子技术，信号与系统，数字信号处理，通讯原理的回忆和稳固。随着论文的深入，不仅能对各门功课的有了总体的把握和更深入的认识，而且能将各学科间的联系和渗透了解清楚，从而形成一条自己的设计思想，这是最重要的。其次通过论文的制作，许多原来我们没有接触到的，或接触较少的知识，我可以得以了解和掌握，这些知识往往是目前实际中用的比拟广，而我们以前又没时间学习或教学任务没能安排过来，但

20、学习了这些知识对我们马上出去找工作去很有帮助。 1.3 国内外概况电子设计自动化EDA的实现是与CPLD/FPGA技术的迅速开展息息相关的。CPLD/FPGA是80年代中后期出现的，其特点是具有用户可编程的特性。利用PLD/FPGA，电子系统设计工程师可以在实验室中设计出专用IC，实现系统的集成，从而大大缩短了产品开发、上市的时间，降低了开发本钱。此外，CPLD/FPGA还具有静态可重复编程或在线动态重构特性，使硬件的功能可像软件一样通过编程来修改，不仅使设计修改和产品升级变得十分方便，而且极大地提高了电子系统的灵活性和通用能力。电路设计工程师设计一个电路首先要确定线路，然后进行软件模拟及优化

21、，以确认所设计电路的功能及性能。然而随着电路规模的不断增大，工作频率的不断提高，将会给电路引入许多分布参数的影响，而这些影响用软件模拟的方法较难反映出来，所以有必要做硬件仿真。FPGA/CPLD，就可容易地得到一个模型机，从该模型机，设计者就能直观地测试其逻辑功能及性能指标。调制的方法主要是通过改变正弦波的幅度、相位和频率来传送信息。其根本原理是把数据信号寄生在载波的某个参数上：幅度、频率和相位，即用数据信号来进行幅度调制、频率调制和相位调制。数字信号只有几个离散值，这就象用数字信号去控制开关选择具有不同参量的振荡一样，为此把数字信号的调制方式称为键控。数字调制分为调幅、调相和调频三类，最简单

22、的方法是开关键控，1出现时接通振幅为A的载波，0出现时关断载波，这相当于将原基带信号脉冲列频谱搬到了载波的两侧。如果用改变载波频率的方法来传送二进制符号，就是频移键控FSK的方法，当1出现时是低频，0出现时是高频。这时其频谱可以看成码列对低频载波的开关键控加上码列的反码对高频载波的开关键控。如果0和1来改变载波的相位，那么称为相移键控PSK。这时在比特周期的边缘出现相位的跳变。但在间隔中部保存了相位信息。接收端解调通常在其中心点附近进行。一般来说，PSK系统的性能要比开关键控FSK系统好，但必须使用同步检波。除上面所述的二相位、二频率、二幅度系统外，还可以采用各种多相位、多振幅和多频率的方案。

23、在DVB系统中卫星传输采用QPSK，有线传输采用QAM方式，地面传输采用COFDM编码正交频分复用方式。下章将对PSK调制信号进行详细的介绍。2 系统设计方案的研究2.1 系统的控制特点和性能要求数字通信系统的质量指标其实就是指的系统有效性，数字信号由码元组成，码元携带有一定的信息量，因此我们可以用传输速率和过失率来衡量传输质量。传输速率指的是单位时间传输的码元数,单位为码元/s，又称波特，简记为Bd，过失率是衡量通信可靠性的标准,它指的是错误比特数或错误码元数与传输总比特数或传输总码元数之比，过失率越小，通信的可靠性越高。在数字通信的三种调制方式ASK、FSK、PSK中，就频带利用率和抗噪声

24、性能或功率利用率两个方面来看，理论上都是PSK系统最正确。所以PSK在中、高速数据传输中得到了广泛的应用。所谓PSK就是根据数字基带信号的两个电平使载波相位在两个不同的数值之间切换的一种相位调制方法。本试验中每个采样点采用8位量化编码，即8位分辨率。采样点的个数与分辨率的大小主要取决于CPLD/FPGA器件的容量，其中分辨率的上下还与DAC的位数有关。试验说明,采用位分辨率和每周期100个采样点可以到达理想的效果。数字调相(psk)：如果两个频率相同的载波同时开始振荡，这两个频率同时到达正最大值，同时到达零值，同时到达负最大值，它们应处于同相状态；如果其中一个开始得迟了一点，就可能不相同了。如

25、果一个到达正最大值时，另一个到达负最大值，那么称为反相。一般把信号振荡一次一周作为360度。如果一个波比另一个波相差半个周期，我们说两个波的相位差180度，也就是反相。当传输数字信号时，1码控制发0度相位，0码控制发180度相位。载波的初始相位就有了移动，也就带上了信息。2.2.1.绝对相移键控(2PSK):2PSK是用二进制数字信号控制载波的两个相位,这两个相位通常相隔，所以这种调制又称二相相移键控(BPSK)。2PSK的一般表达式:如果g(t)是幅度为1宽度为T的矩形脉冲，那么2PSK信号可表示为=士cost2PSK的典型波形如图2.31所示：数字信号PSK输出载 波图2.21数字信号与调

26、制信号输出图 2PSK信号与2ASK信号相比拟,它们的表达式在形式上是相同的,区别在 于2PSK信号是双极性脉冲序列的双边带调制,而2PSK信号是单极性脉冲序列的双边带调制.由于双极性脉冲序列没有直流分量,所以2PSK信号是抑制载波的双边带调制.这样,2PS信号的功2AS信号的功率谱相同,知识少了一个离散的载波分量.我们看到，如果采用绝对移相方式由于发送端是以某一个相位作基准的，因而在接收端也必须有这样一个固定基准相位作参考。如果这个参考相位发生变化0相位变相位或相位变0相位，那么恢复的数字信息就会发生0变为或变为0，从而造成错误的恢复。考虑到实际通信时参考基准相位的随机跳变由温度漂移或噪声引

27、起时可能的,而且在通信过程中不易被觉察。比方，由于某种突然的干扰,系统中的分频器可能发生状态的转移、锁相环路的稳定状态也可能发生转移。这样，采用2PSK方式就会在接收端发生完全相反的恢复。这种现象，常称为2PSK方式的倒现象。绝对相移键控信号只能采用相干接收,而且在相干接收时由于本地载波的载波相位是不确定的,因此,解调后所得的数字信号的符号也容易发生颠倒，这种现象称为相位模糊。这是采用绝对相移键控的主要缺点，因此这种方式在实际中已很少采用。 解决方法：在实际应用中使用较多的是相对(差分)相移键控(DPSK) 相对相移键控2DPSK 2DPSK方式是利用前后相邻码元的相对载波相位值去表示数字信息

28、的一种方式。即用前后两个码元之间相差来表示码元的值“0和“1。例如，假设相差值“表示符号“1，相差为“0表示符号“0。可以看出2DPSK的波形与2PSK的不同，他们的同一相位并不对应相同的数字信息符号，而前后码元相对相位差才表示信息符号。这说明，解调2DPSK信号是并不依赖于某一固定的载 波相位参考值，只要前后码元的相对相位关系不破坏，那么只要鉴别这个相差关系就可正确恢复数字信息，这就防止了2PSK中倒现象发生。传“0信号时，载波的起始相位与前一码元载波的起始相位相同即0； 传“1信号时，载波的起始相位与前一码元载波的起始相位相差即。 通过分析2PSK可知，在解调2DPSK信号时,只要前后码元

29、的相对相位关系不被破坏，那么鉴别这个相位关系就可正确恢复数字信息。另外，相对相移键控使接收设备简单化，因此，相对相移键控得到广泛的应用。 2PSK信号的相干接收框图如图2.32所示。 图2.222PSK的相关接收框图2DPSK信号的相干接收框图如图2.33所示。 图2.2(3)2DPSK信号的相关接受框图2.3 系统实现方案分析调相法：将基带数字信号双极性与载波信号直接相乘的方法：选相开关载波发生器二元基带信号已调信号二进制信息 双极 电平转换载波发生器2.3 (1) 相乘法单极NRZ NRZ 已调信号 2.3(2)相位选择法从最根本的原理出发，第一种方案我们考虑用相乘器来进行调制，看图2.2

30、就知道，直接将载波和数字信号输入相乘器就可以实现调制。相乘器的硬件电路也并不是很复杂，而且当前集成电路的大规模开展使得调制解调外围电路更加简单，所以以上方案实现起来应该是比拟容易的，这也是目前最常用的PSK调制方式之一。如基带脉冲输入信号为序列100100110，载波信号为c(t) =cost，那么2PSK输出信号就是两种信号的时域相乘，为了使输出信号更加稳定,我们一般使基带脉冲信号的周期为载波信号的整数倍,这样调制输出的波形易于观察和分析。当然在实际的信号的调制中不管是载波还是数字信号都不是理想的无干扰信号，因此在调制的过程中需要对信号进行处理，使得输入输出信号的干扰程度到达最小，以利于信息

31、的准确传达。2.3.2 选择法：用数字基带信号去对相位相差180度的两个载波进行选择。此方法就是将产生的载波先进行反向,然后通过选相开关进行选择未反相的载波和反相载波,选择依据就是二元基带信号,比方“1时选择原载波,“0时选择反相后的载波。解调方法：只能采用相干解调。类型：二进制相移键控2PSK,多进制相移键控MPSK上面介绍的产生PSK信号的方法完全可以用纯硬件来完成，但不是我设计的目的，因此我将不走此路径。我主要使用CPLD编程来实现该功能，在下一章中将作详细介绍。3用CPLD产生PSK信号设计方案本章将介绍用CPLD产生PSK信号的具体设计方案,通过CPLD输出的将是经过调制后的数字信号

32、.不过要通过进一步变换才能得到真正的PSK调制信号.3.1 CPLD简介CPLD是Complex PLD的简称，顾名思义，其系一种较PLD为复杂的逻辑元件。CPLD是一种整合性较高的逻辑元件。由于具有高整合性的特点，故其有性能提升，可靠度增加，PCB面积减少及本钱下降等优点。CPLD元件，根本上是由许多个逻辑方块(Logic Blocks)所组合而成的。而各个逻辑方块均相似于一个简单的PLD元件(如22V10)。逻辑方块间的相互关系那么由可编程的连接架框，将整个逻辑电路合成而成。CPLD的框架方框图，如所示。3.1 CPLD之架框方块图3.1.1 CPLD的种类和特点:目前复杂可编程逻辑器件种

33、类较多。Xilinx公司的XC9500系列可编程逻辑器件是一款高性能、有特点的可编程逻辑器件。从结构上看，它包含三种单元：宏单元、可编程I/O单元和可编程的内部连线。Xinlinx公司提供的FPGA是Field Promgrammable Gates Attay即现场可编程门阵列的缩写。FKA采用的是一种门阵列的结构，目前已开展到第三代十多个品种。每个品种都有其自己的结构特点，量大的集成度可达两万门。A1tera公司提供的CPU由于采用了全新的结构，先进的技术再加MaxplusII可编程逻辑的开发环境。因而具有高性能、高集成度的特点，最高集成度可达3肋一2500肋可用门。因而使用它不仅能提高系

34、统的性能与可靠性，而且也降低了系统的本钱，且由于MaxplusII软件易于学习，易于操作，因而CPLD得到广泛的应用。3.1.2 CPLD器件的研发过程应用A1tera公司提供的CPLD进行电路设计必须使用该公司提供的现代化的设计工具MAxPlus可编程逻辑开发软件，利用该软件可方便地进行设计，处理仿真等。利用MAxPlus软件进行设计可按以下的流程进行。第1步：设计输入 设计输入的方式有很多，可采用原理图输入、文本输入、波形输入、层次设计输入等。底层编辑、网表原理图输入方法是我们最熟悉的，也是较为直接的一种方法。而且容易仿真。便于信号的观察以及电路的调整，但输入效率较低。 文本输入即VHDL

35、，AHDL等硬件描述语言的输入。采用这种输入方法，效率较高，容易仿真，便于信号的观察，但它必须有好的综合器。波形设计输入适合于时序和重复的函数，可以根据用户定义的输入输出波形自动生成逻辑关系。目前,这三种输入方式是较常用的输入方式。第2步：前仿真这是一种功能仿真。设有延时、目的是为了检验输入电路功能是否有效。第3步：设计输入编译 无论采用何种输入方式，都必须把设计输入的某种数据格式转化为底层软件能够使用的某种数据格式。第4步：选片这与电路的复杂程度及所用输入，输出引脚的多少有关。第5步：后仿真这次仿真是在布线后进行的，有一定的延迟时间。将这种延迟参加到电路验证电路的正确性，这次仿真与电路的实际

36、情况更接近。3.2 XC9500芯片的结构: 随着电子设计自动化(EDA)技术的开展，可编程器件在数字系统设计中的应用越来越广泛。XC9500系列是Xilinx公司推出的CPLD可编程器件，规模大、功能强，设计灵活。在本设计中将用到该器件,从结构上看，它包含三种单元：宏单元、可编程I/O单元和可编程的内部连线. XC9500系列由许多内部功能模块组成，模块之间用可编程矩阵连接。每个功能模块有18个宏单元，在时钟频率到达125MHz时支持5ns的管脚传输速度。I/O信号可以由5V、3V或者同时驱动。功能模块(FB)有36个输入，从可编程矩阵和输入引脚接收信号。逻辑模块为块内的每个宏单元产生信号，

37、以驱动与自己相对应的I/O引脚或接收快速矩阵的输入。FB中还有高速的本地通路。可编程矩阵连接高速信号和功能模块以及宏单元的输出和功能模块。功能模块中有18个宏单元，每个FB有90个乘积项，可以随意地分配给其中的18个宏单元，这样使得功能模块的设计更加灵活，并且支持引脚锁定XC9500触发器可以工作在D型和T型。这样可以用很少的门构成高效率的计数器。大多数数据功能每位只需要一个或更少的宏单元。图3.2(1)为XC9500结构图:3.2(1) XC9500结构图它的主要特点是：高性能。在所有可编程引脚之间pin-pin延S时5ns；系统的时钟速度可到达100MHz。容量范围大。Xilinx公司的X

38、C9500系列可编程逻辑器件的容量范围为36288个宏单元；可用系统门为8006400个。5V在系统可编程。可以编程10000次。具有强大的强脚锁定能力。每个宏单元都有可编程低功耗模式。没有用的引脚有编程接地能力。XC9500设计中应考虑的问题：XC9500设备可以方便地通过3.3V和5V电源与系统相连。并且，如果使用标准的高质量印刷电路板技术，这些设备的性能会更好。设计时必须考虑会影响到高速大电流系统的附加因素，其中包括设备地电平的升高而影响输出电平，干扰CPLD的工作。用CPLD产生PSK信号的原理图如图3.22所示：3.2(2) PSK信号原理图 设计方案由于PSK为模拟信号，而CPLD

39、只能产生数字信号，因此，需对正弦信号采样再经过数/模变换得到所需的PSK信号，我们可以选取当前的普通CPLD器件来产生正弦信号的采样值。PSK信号发生器框图如图2.2.41所示，整个系统共分为分频器、m序列产生器、跳变检测、正弦波信号产生器和DAC数/模变换器等5局部，其中前4个局部是由CPLD器件完成的。120KHz分频器m序列产生器跳变检测正弦波信号产生器时钟输入12MHzDAC这里我们以Xilinx公司的XC95108 CPLD器件为方案说明，原理图如图3.31所示；图.3.3(1) PSK信号发生器本文设计的基带码元数据速率为1.2Kb/s，载频频率为1.2KHz.这里对正弦信号每周期

40、取100个采样点，因而需要产生2个时钟信号：1.2KHz(数据速度)、120KHz(产生1.2KHz正弦信号的输入时钟)基准时钟由一个常用的12MHz的晶振提供，因此需设计一个1输入2输出的分频器。在使用VHDL编程时，不同的设计人员会采不同的语句来实现自己的设计思想。m序列广泛应用于数字基带信号进行加扰，改善数字序列的位定时质量与帧同步和自适应时域均衡性能，同时也是构造平衡GOLD码的根底。文章提出VHDL语言实现m序列电路是周期、初相位可编程变化的，其应用较为灵活，通过微处理器对其进行适当的初始化，即可产生用户所需周期、初相位的m序列输出。m序列是伪随机序列的一种，它的显著特点是： = 1

41、 * GB3 随机特性； = 2 * GB3 预先可确定性； = 3 * GB3 循环特性，从而在通信领域得到了广泛运用。在这次设计中我们可以用一种带有两个反应抽头的3级反应移位存放器得到一串“1110010循环序列，并采取措施防止进入全“0状态。在有必要的时候可以通过更换时钟频率，方便地改变输入码元的速率。m序列产生器的电路结果如图3.3(3)所示。D QCLKD QCLK或 门异或门或非门D QCLK时钟信号图3.3(3) 序列产生器在EWB上仿真电路图如图3.34所示3.34序列产生波形图仿真波形图如图3.35所示：3.35序列产生仿真图如下图，经过m序列产生器可以产生1110010的数

42、字信号。基带信号的跳变检测可以有很多方法，图3.3(4)所示为一种便于在可编程逻辑器件中实现的方案。将跳变检测引入正弦波的产生中，可以使每次基带码元上升或下降沿到来时，对应输出波形位于正弦波的sin处,使信号倒相。此电路的设计主要是便于观察,确保示波器上显示为一个连续的波形。跳变输出D QCLK异或门基带码元时钟信号3.3(4) 信号跳变检测电路我们要用两个不同频率的正弦波来表示数字信号，为了方便在数字信号系统中信号同步的实现，我就用数字选择器来实现两个频率之间的转换。“1时输出原波形,“0时输出倒相后的波形.这样就实现了两个相位之间的转换。正弦波发生器是整个系统设计的关键。众所周知，模拟信号

43、要经过采样、量化过程后才能变成数字信号，这一过程称为A/D变换。这里要研究的是由数字合成技术产生模拟的正弦波信号，也就是首先要产生经过采样、量化后的数字信号，再经过DA变换器转换成模拟正弦波信号。根据采样定理，只要采样频率大于2倍的被采样信号的最高频率，就可以无失真地恢复被采样信号。为了减小采样和量化误差，在正弦波发生器中对每个正弦波周期采样100个点，每个采样值进行8位量化，可用下式来计算每个样值.A=127()+1这里An的取值为0255，是为了防止出现负值，在DA变换后可用电平移位电路复原。有了各点的样值后，就可以用VHDL来实现正弦波发生器了。用数字电路和DAC变换可以产生要求的模拟信

44、号。根据抽样定理可知，当用模拟信号最大频率2倍以上的速率对该模拟信号采样时，便可以将原模拟信号不失真地恢复出来。我们这次设计要求得到的是一个用来作为载波的正弦信号，实验中对正弦波每个周期采样100个点，即采样速率为原正弦信号频率的100倍，因此完全可以在接收端将原来正弦信号不失真地恢复出来，从而可以在接收端对ASK 信号正确的解调。经D/A转换后，可以在示波器上观察到比拟理想的波形。具体的正弦波信号产生器可以用状态机来实现。按前面的设计思路，本方案实现共需100个状态，分别为S1至S100。同时设计一个异步复位端，保证当每个“1或“0到来时其调制信号正好处于坐标原点，即sin0处。状态机共有8

45、位输出Q7至Q0，经DAC变换为模拟信号输出。为得到一个纯粹的正弦波形，应在DAC的输出段加上一个低通滤波器。移相过程：在正弦波产生过程中有一路载波需要移相180度,即反向,反向是用程序来实现的。具体的正弦波信号产生器可以用状态机来实现,本方案实现共需100个状态,当检测到基带码元的上升沿或下降沿时,使输出波形位于sin处,即可使信号倒相.反向用程序实现很容易,当信号为高电平时,从0000000开始计数100次,而当信号为低电平时,那么从0110010(第50个采样点)开始计数100次便实现了反相,用if语句来实现为:if(count100=1100011)or(jump_high=1) th

46、en count100=0000000;elsif(jump_low=1) and then count100=0110010;else count100=count100+1;时钟信号用晶振电路产生,产生频率为12MHz.电路图如3.3(5)所示:3.3(5) 时钟信号产生器图3.3(6)为晶振电路的仿真仿真图:3.3(6) 晶振电路仿真图D/A转换器的内部电路构成无太大差异，一般按输出是电流还是电压、能否作乘法运算等进行分类。大多数DA转换器由电阻阵列和n个电流开关(或电压开关)构成。按数字输入值切换开关，产生比例于输入的电流(或电压)。此外，也有为了改善精度而把恒流源放入器件内部的。一般

47、说来，由于电流开关的切换误差小，大多采用电流开关型电路，电流开关型电路如果直接输出生成的 电流，那么为电流输出型DA转换器。在本次设计中我们选用的D/A转换器件是ADC0834A，电压输出型D/A转换器虽有直接从电阻阵列输出电压的，但一般采用内置输出放大器以低阻抗输出。直接输出电压的器件仅用于高阻抗负载，由于无输出放大器局部的延迟，故常作为高速D/A转换器使用。4 编程语言及仿真软件的选用 在对isp器件的编程过程中，我们可以选用几种语言编写，比方AHDL，VHDL语言等。VHDL是Very-High-Speed Integrated Circuit Hardware Language 的缩写

48、，最初是美国国防部为其超高速集成电路研究方案VHSIC提出的硬件描述语言，作为个合同商之间提交复杂电路设计文档的一种标准方案；1985年完成了该标准方案的第一版，1987年成为IEEE标准，即IEEE-1076标准VHDL87。1988年，美国国防部规定所有官方的ASIC设计必须以VHDL为设计描述语言美国国防部标准MIL-STD-454L。用VHDL设计有许多优点，它的硬件描述能力强，可以用于从门级、电路级直至系统级的描述、仿真、综合和调试。利用VHDL丰富的仿真语句和库函数，对大系统在设计的早期可在远离门级的高层次上进行模拟，以利于设计者确定整个设计的结构和功能的可行性。VHDL强大的行为

49、描述能力和程序结构，使其具有支持大规模设计进行分解，以及对已有的设计进行再利用的功能，运用VHDL设计系统硬件具有相对独立性，设计时没有嵌入与工艺有关的信息，对硬件的描述与具体的工艺技术和硬件结构无关；当门级或门级以上的描述通过仿真检验以后，再用相应的工具将设计映射成不同的工艺，这使硬件实现的目标器件有很宽的选择范围，并且修改电路与修改工艺相互之间不会产生不良影响。VHDL标准、标准，语法较为严格，采用VHDL的设计便于复用和交流，VHDL所具有的类属描述语句和子程序调用等功能，使设计者对完成的设计，不必改变源程序，只需改变类属参数或函数，就可以改变设计的规模与结构。一个完整的VHDL程序通常

50、包括实体Entity、结构体Architecture、配置Configuration、 程序包Package和库Library五个局部。目前国内常用的CPLD仿真软件有很多，如Altera公司的Maxplus2和Xinlinx公司的foundation和modelsim等软件比拟常用。MaxplusII 是Altera公司推出的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA).使用MaxplusII的设计者不需精通器件内部的复杂结构。A1tera公司的MaxP1usII开发系统是一个完全集成化、易学易用的可编程逻辑

51、设计环境，它可以在多种平台上运行。它拥有开放的界面，可与其它工业标准的设计输入、综合与校验工具相连接。它是与结构无关的设计环境。其设计输入、处理和校验功能集成在统一的开发环境下，含有丰富的设计库、支持VHDL硬件描述语言。MaxplusII采用自顶向下的设计方法(TDD)，设计流程为：设计输入工程编译工程校验器件编程。设计者可以用自己熟悉的设计工具如原理图输入或硬件描述语言建立设计，MaxplusII把这些设计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计，使用MaxplusII，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。设计处理一般在数分钟内完

52、成。特别是在原理图输入等方面，MaxplusII被公认为是最易使用，人机界面最友善的PLD开发软件，特别适合初学者使用。MaxPlusII软件的设计输入方法很多，主要有以下三种：原理图输入、文元和宏功能符号。其中Prim图元库中包含根本的逻辑块电路，mf宏功能库包含所有74系列芯片,mega,Ipm参数化模块库包括参数化模块、高级模块等。利用MaxP1usII提供的Grophic Editor可以方便地应用这些图元和宏功能符号进行原理图的编辑输入。MaxplusII提供了Text Editor，用来输入HDL设计文件，通过编译就可以将这些语言表达的逻辑映射到A1tera的器件中去。MaxPlu

53、sII Waveform Editor用于建立和编辑波形文件。Compiler先进的波形综合算法，可以根据用户定义的输入及输出波形自动生成逻辑关系，自动为状态机分配状态位和状态变量。1.工程编译。MaxplusII编译器可以检查工程中的错误并进行逻辑综合，将工程最终设计结果加载到A1tera器件中去，并为模拟和编程产生输出文件。2.工程校验。设计校验过程包括设计仿真和定时分析，其作用是测试逻辑操作和设计的内部定时。MaxplusII仿真器可以对编译期间生成的二进制仿真网表进行功能、定时的仿真。3.器件编程。器件编程,也称烧写，是指MaxplusII Programmer使用ComPiler生成

54、的编程文件对A1tera器件编程。编程过程可通过配套的编程适配器连接微机到应用板的JAG接口上来实现。5 调试及仿真以上只是理论上的设计方案,是否可行还是未知,必须经过调试和仿真以后才能知道可行性,是否满足设计要求。由于PSK有两种调试方法：相乘法和调相法。因此编程的方法也有两种，选相法的程序流程图如图5.1.(1)所示，相乘法的程序流程图如图5.1(2)所示： 1选相法的程序流程图10开 始判 断产生数字信号载波1载波1反向输 出结 束 2相乘法的程序流程图 在图5.2所示的是PSK调制的硬件初步连接图，因为在EWB软件里面不能进行仿真，而且该电路的大局部工作是由程序完成的，我们也不需要知道

55、它得内部连接情况，况且这里的I/O脚的分配是自动进行的，有一些随机性，当然我们可以在程序里面指定I/O脚。由于该设计中大局部都是有CPLD器件完成的，因此该设计的外围电路很简单，只有3个局部。图中所示的CPLD器件是XC95108-10PC8484芯片，该芯片有84个引脚，在实际应用的时候，我们一般只用到了其中的69个引脚。由于XC95108-10PC84C84的引脚很多，所以图形显得有些庞大。从该芯片的构成来看，它提供了三个全局时钟GCK，也就是图中第9、10、12脚，因为每个宏单元都能够被编程，因此GCK可以给每个宏单元提供时钟，从图5.2中也可以看出。芯片的74脚提供了“全局设置/重置G

56、SR，它也是和每个宏单元相连的，在编写程序的时候和给芯片写程序时，能够更方便地去除或预置原来存在的程序，增加每个单元的独立操作性。76、77脚是“全局三态控制(GTS)脚，当内部宏单元与外部I/O相连时，此时就可以选择一个信号控制宏单元的输出。具体工作流程如下：当运行程序的时候，正弦波产生器产生的模拟信号被采样，最后被编码8位二进制数字信号，通过程序对输入的数字信号的判断，允许载波信号到I/O口，在I/O块和开关矩阵以及乘积分配项的作用下，载波输出到D/A转换，然后输出就是我们所要的PSK信号。各个块的内部工作是相当繁琐的，它们都是由一些逻辑门和触发器构成的电路，我们没有必要知道里面的具体工作

57、情况，因为CPLD的工作是以模块为单位的。5.2 外部硬件电路这里用的D/A转换是TI公司的8位串行器件ADC0834A，只要将XC95108输出连至ADC0834A的输入端就可以观察到产生的PSK波形。另外还有片选和读写的控制，这些控制我们都是通过程序指令来完成的。左上方是一能产生12MHz的晶振电路作为时钟信号来源。需说明的一个问题是I/O脚的分配，在电路连接好后，运行程序时通过边界扫描功能测试端口，器件会自动找到或者分配I/O脚给各个端口。当然我们也可以自己锁定引脚，只需在实体程序段加上ATTRIBUTE lock：STRING语句即可。具体程序请参看附录。在maxplus平台上既可以用

58、电路图仿真,也可以用程序仿真。电路图仿真如图5.31所示： 5.31仿真电路图仿真波形2所示：5.32仿真波形图图中CLK是时钟信号输入，zaibo1和zaibo2是都是载波信号，zaibo2是zaibo1移相后的信号，在仿真图里面它们以数字逻辑电平的形式表示，szxinhao是数字信号输入，psk是调制信号输出。我们先对时钟信号进行分频得到载波频率和码元速率，然后将两路信号进行调制，从图中可以看到当szxinhao信号是1时，psk输出zaibo1信号，当digital信号是0时，psk信号就为zaibo2信号，在信号的处理过程中出现了延时，这是符合实际要求的。因为XC95108芯片的延时就

59、是4.5ns。在仿真时，为了能更好观察波形，使波形更加清晰，我们对载波和数字信号的频率比照缩小到4比1，这样波形不会太集中。综上所述，从总体上来说时序分布是合理的，因此我们的设计是可行的。程序流程图见附录1，用程序在maxplus仿真，其仿真图见图5.33所示，由于CPLD只能产生数字信号，因此通过编程最后输出的只是数字时钟信号。5.33程序仿真图通过比拟图5.32和5.33可知，用硬件电路仿真和用程序仿真的结果是相同的，因此可以证明程序是正确的，是完全可行的。6总结与展望 它是在软件平台上，根据硬件描述语言CPLD完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真，直

60、至对于特定目标芯片的适配编译，逻辑映射和编程下载等工作。设计的工作仅限于利用软件的方法来完成对系统硬件功能的描述，在相应的FPGA/CPLD器件和EDA工具的帮助下，就可以得到最后的设计结果。尽管器件是硬件，但整个设计和修改正程如同完成软件设计一样方便和高效。 用CPLD来实现PSK信号发生器，电路简单，设计灵活，便于修改和调试，可靠性高。另外，A1tem公司的MaxplusII应用软件具有较强大的开放性和综合性，它可以利用其他各种EDA资源以及先进的设计方法，使其功能更加完善和强大。它可以实现从简单的接口电路设计到复杂的状态机，甚至“System on ChiP。它的可编程特性带来了电路设计