1、微型计算机硬件基础8086引脚

1、微型机原理与应用第 4 次课章节 名称第二章 80X86 微处理器地结构223 引脚及功能225 基本时序目地 要求了解时序地基本概念 , 掌握 8086 地总线读写操作时序 ,掌握 8086 常 用引脚地功能 .主 要 内 容 与 时 间 概 算序号主要内容时间概算1内容回顾5分2指令周期、总线周期、时钟周期20 分3一般系统时序分析10 分48086地引脚及功能50 分5小结5分6分7分8分共计100 分重点 难点重点：指令周期、总线周期、时钟周期地概念及相互关系 ,8086 常用引 脚地功能 . 难点：常用引脚地功能 .方法 手段课堂讲授 ,结合总线周期时序分析 8086地引脚功能 .续

2、表）课 堂 提 问18086地内部结构由哪两个部分组成？28086地分段原理是什么？3什么是逻辑地址？什么是物理地址？如何求物理地址？本 次 课 内 容 总 结本次课介绍了计算机系统中地时序概念 , 分析了指令周期、总线周 期、机器周期地关系 ,并结合时序介绍了 8086地引脚及功能 .思 考 题 作 业 题思考题： 为什么 Pentium 不采用分时复用地地址数据总线？作业：P79 7 、 10参考 资料填表说明： 1.该表供主讲教员备课使用 ,每次课均应按表中所列内容填写,各次课构成一门课教案地整体； 2.表中相关工程内容地详略程度由主讲教员酌情掌握；3.该表可书写或电脑录入 ,书写字迹应

3、工整 ,电脑录入应按格式中显示地字体、字号仿宋 GB2312 小四）填写 ,外语可用 Times New Roman 字体 .授课内容备注： 结合时 序讲解 8086 地 引脚功 能.1知识地回顾与问题地引出上次课我们学习了 80X86 系列微处理器地发展及微处理器地主要技 术指标,重点学习了 16 位微处理器 8086 地内部结构及寄存器结构 ,我们 知道 8086地内部由两个部件组成 ,一个是 BIU,负责所有地总线操作 , 另一 个是 EU,负责译码和执行指令地操作 , 这两个部件既相互配合 , 又相互独 立 , 使得 8086 地指令可以以流水线地方式执行 , 提高了指令执行速度 .

4、在 寄存器结构方面 ,8086 具有 14 个 16 位寄存器 , 分为通用寄存器、段寄存 器、标志寄存器和指令指针寄存器 , 其中段寄存器在存储器物理地址转换 过程中地作用是什么呢？用来保存 20 位段基址地高 16 位, 在形成物理地 址时,左移 4 位,再与 16 位偏移地址相加 ,得到 20 位物理地址 .了解了 8086 地内部结构及各部件地主要作用之后 , 本次课我们来学习 8086 地外 部特性,即 8086 地引脚及功能 .通过这些引脚 ,CPU与其他部件连接 , 以实 现 CPU地控制作用 .一台计算机地所有操作都必须严格地按照一定地节拍有序地进行 , 这 种定时关系称为时序

5、 .时序就是指系统中各总线信号 即地址、数据和控制信号）产生地先 后顺序.CPU 各个引脚地信号地输入输出都必须严格地按照时序关系地要 求起作用 , 因此在学习引脚功能之前 ,我们首先要了解有关时序地一些基 本内容 .2指令周期、总线周期和时钟周期每条指令地执行由取指令、译码和执行等操作组成 , 执行一条指令所 需地时间称为指令周期 , 不同指令地指令周期是不等长地 .8086CPU与外部交换信息总是通过总线进行地 .CPU 地每一个信息输 入、输出过程需要地时间称为总线周期 , 每当 CPU要从存储器或输入输出 端口存取一个字节或字就需要一个总线周期 . 一个指令周期由一个或若干 个总线周期

6、组成 .而执行指令地一系列操作都是在时钟脉冲CLK 地统一控制下一步一步进行地 , 时钟脉冲地重复周期称为时钟周期 . 时钟周期是 CPU地时间基准,由计算机地主频决定 ,例如,8086 地主频为 5MHz,则 1个时钟为 200ns.8086CPU地总线周期至少由 4 个时钟周期组成 , 分别以 T1、T2、T3 和 T4表示,如图 2-12 所示,T 又称为状态 .用于等待存储器或 I/O接口响应的等待状态图 2-12 8086CPU 地总线周期一个总线周期完成一次数据传输 , 至少要有传送地址和传送数据两个过程. 在第一个时钟周期 T1 期间由 CPU输出地址 ,在随后地三个时钟周期(T

7、2 、T3 和 T4用以传送数据 .换言之,数据传送必须在 T2T4 这三个周期内完成 ,否则在 T4周期后,总线将作另一次操作 , 开始下一个总线周期 .在实际应用中 , 当一些慢速设备在三个 T 周期内无法完成数据读写 时,那么在 T4 后总线就不能为它们所用 ,会造成系统读写出错 .为此,在总 线周期中允许插入等待周期 TW.当被选中进行数据读写地存储器或外设无 法在三个 T 周期内完成数据读写时 , 就由其发出一个请求延长总线周期地 信号到 8086CPU地 READY引脚,8086CPU收到该请求后 ,就在 T3和 T4之间 插入一个等待周期 TW,加入 TW地个数与外部请求信号地持

8、续时间长短有 关,延长地时间 TW也以时钟周期 T为单位,在 TW期间,总线上地状态一直 保持不变 .如果在一个总线周期后不立即执行下一个总线周期, 即总线上无数据传输操作 ,系统总线处于空闲状态 , 此时执行空闲周期 Ti,Ti 也以时钟周 期 T 为单位 . 在空闲周期期间 ,20 条双重总线地高 4 位 A19/S6 A16/S3 上,8086CPU仍驱动前一个总线周期地状态信息 , 而且如果前一个总线周期为写周期 , 那么,CPU会在总线地低 16 位 AD15AD0上继续驱动数据信息D15D0；如果前一个总线周期为读周期 , 则在空闲周期中 ,总线地低 16 位 D15D0处于高阻状

9、态 .3一般系统时序分析总线时序与 CPU地组成方式有关 , 以下以 8086 最小模式下地一般时 序给予说明 .基本地总线周期由 4个 T周期组成 T1、T2、T3和T4.T1 为地址周期 .CPU 通过地址 /数据或地址 /状态）复用总线发出地 址信息 ,指示要寻址地存储器单元或者 I/O 地地址.T2为缓冲周期.例如,在总线读周期 ,CPU在 T2撤销低 16 位地址信 号, 使该组信号线浮空, 准备接收存储器或 I/O 地数据.T3 为数据周期 . 数据出现在复用总线地低 16 位上 .T4 总线周期结束 .当所选中地存储器和外设地存取速度较慢时 , 则在 T3 和 T4 之间插入1

10、个或几个等待周期 TW.当 8086CPU进行存储器或 I/O 端口读操作时 , 总线进入读周期 ,8086 地读周期时序如图 2-13 所示.CLKBHE/S地址输出ALEDT/RAD15 ADA 19 /S 6 ADEN图 2-13 8086 读周期时序数据输入0低为I/O读 高为存储器读当 8086CPU进行存储器或 I/O 接口写操作时 , 总线进入写周期 , 写周期时序如图 2-14 所示.CLKA19/S6 A16 /S3BHE/SAD15 AD0地址 BHE输出状态输出地址输出数据输出ALEM/IO低为I/O写 高为存储器 写WRDT/RDEN图2-14 8086地写周期时序48

11、086地引脚及功能8086CPU具有 40条引脚,采用双列直插式封装 ,如图 2-8 如示. 为了适应各种使用场合 ,8086CPU可在两种模式下工作 （最小模式和最大模式 .在 不同模式下工作时 , 部分引脚 （第 2431 引脚会具有不同地功能 . 图 2-8括号中为最大模式时引脚名称 输出数据 D15 D0. 在总线周期地第一个时钟周期 Tl 用来输出要访问地存 储器单元或 I O端口地低 16 位地址 A15A0,而在总线周期地其它 （T2 T3时钟周期 , 对于读周期来说是处于悬浮 （高阻状态, 对于写周期来说则 是传送数据 .1）地址 复用总线 AD15AD0分时复 地址数据总 具

12、有双向、 功能. 用于输 16 位地址GND140AD14239AD 13338AD 12437AD 11536AD 10635AD 9734AD 88INTEL33AD 79808632AD10316AD 5113130AD 41229AD 31328AD 21427AD 11526AD 01625NMI1724INTR1823CLK1922GND2021图2-8 8086CPU引脚图VCC (+5V)AD 15AD 16 /S 3AD 17 /S 4AD 18 /S 5AD 19 /S 6BHE/S 7MN/MX 7RDHOLD(RQ/GT0 )HLDA(RQ/GT1 )WR(LOCK)M

13、/IO(S2 )DT/R(S1 )DEN(S 0 )ALE(QS 1 )INTA(QS0 )TESTREADYRESET数据A15 A0 和用地 线, 三态 出低输入【提问】8086 为什么要采用分时复用地地址数据总线？【解答】为了减少芯片上地引脚数目 ,8086CPU 采用了分时复用地地址数据总 线.2） 地址/ 状态复用总线 A19/S6A16/S3分时复用地地址状态线 , 具有输出、三态功能 . 在总线周期地第一个 时钟周期 T1 用来输出要访问地存储器地 20 位物理地址地最高 4 位地址 （A19A16,与 A15A0一起构成访问存储器地 20 位物理地址 .当 CPU访 问 I O

14、端口时,A19 A16保持“ 0”状态 . 而在其它时钟周期 , 则用来输出 状态信息 . 其中,S6 为 0 用来指示 8086CPU当前正与总线相连 .S5 状态用 来指示中断允许标志位 IF 地当前设置 , 若 IF 1,表明当前允许可屏蔽中 断请求；若 IF0, 则禁止可屏蔽中断请求 .S4,S3 组合起来用来指示 CPU 当前正在使用哪个段寄存器 ,S4,S3 地代码组合与对应地状态如表 2-2 所 示.表 2-2 S4 、 S3 编码S4S3当前使用地段寄存器00ES段寄存器01SS段寄存器10CS 段寄存器 （访问 I/O 端口时 , 不 使用任何段寄存器 11DS段寄存器3 控

15、制总线 ：高 8 位数据总线允许 / 状态复用引脚.三态、输出,低电平有效,8086 在总线周期地第一个时钟周期 Tl 输出信号,表示总线高 8位 AD15AD8上地数据有效 .在T2,T3,T4及 TW状态,该引脚输出状态信号 S7,S7 是低电平有效 .若 1,表示仅在数据总线 AD7 AD0上传送数据 . 当读写存储器或 I/O 端口以及中断响应时 , 用作体选信号 , 与最低位地址码 A0 配 合,表示当前总线地使用情况 ,如表2-3 所示.表 2-3和 A0 地编码和数据总线上地传送状态A0数据总线上地数据状态00从偶地址传送 16 位 D 15D001从奇地址传送高 8位 D 15

16、D810从偶地址传送低 8位 D 7D011无操作：读信号 ,三态、输出 .当 0时,表示当前 CPU正 在对存储器或 I/O 端口进行读操作 . 0 与信号地高电平配合 ,表示读存储器操作； 0 与 信号地低电平配合 , 表示读 I/O 端口操 作. ：写信号,三态、输出 .当 0 时,表示当前 CPU 正在对存储器或 I/O 端口进行写操作 . ：存储器或 I O 端口选择控制信号, 三态、输出 .1,表示当前 CPU正在访问存储器；0, 表示当前 CPU正在访问 I/O 端口.一般在前一个总线周期地 T4时钟周期 ,就 使 端产生有效电平 , 然后开始一个新地总线周期 . 在此新地总线周

17、期 中 ,一直保持有效电平 , 直至本总线周期地 T4 时钟周期为止 . 在 DMA方式时 ,被悬空为高阻状态 准备就绪信号 , 输入、高电平有效 .READY1, 表 示 CPU访问地存储器或 I/O 端口已准备好传送数据 , 马上可以进行读写操 作. 若 CPU在总线周期地 T3 状态检测到 READY信号为低电平 , 表示存储器 或 I/O 设备尚未准备就绪 ,CPU 自动插入一个或多个等待状态Tw, 直到READY信号变为高电平为止 . ：可屏蔽中断请求信号 , 输入、电平 触发、高电平有效 . 当 INTR1 时, 表示外设向 CPU发出中断请求 ,CPU在 每个指令周期地最后一个

18、T 状态去采样该信号 , 若 INTR 1 且 IF 1 时,CPU就会在当前指令结束后响应中断 , 转去执行中断服务程序 . ：中断响应信号 , 输出、低电平有效. 这是 CPU响应外部中断请求后 ,发给请求中断地设备地回答信号 .在 中断响应周期地 T2,T3,TW 时钟周期内使该引脚变为低电平 , 通知外设端 口可向数据总线上放置中断类型号 , 以便获取相应中断服务程序地入口地 址. ：非屏蔽中断请求信号 , 输入、上 升沿触发 . 此请求不受 IF 状态地影响 , 也不能用软件屏蔽 , 一旦该信号有 效, 就在现行指令结束后引起中断 . ：考试信号 ,输入、低电平有效 .当 CPU执行

19、 WAIT指令时, 每隔 5 个时钟周期对进行一次考试 , 若考试到为高电平状态, 则 CPU处于空闲等待状态 ,直到低电平有效 , 才结束等待状态继续执行 后续指令 .：复位信号 , 输入、高电平有效 .RESET信号至少 要保持 4 个时钟周期 .CPU检测到 RESET为高电平信号后 , 停止所有操作 , 并将标志寄存器、 DS、SS、ES、指令指针 IP 和指令队列等清零 , 而将 CS 置为 FFFFH,CPU从 FFFF0H开始执行程序 . ：地址锁存允许信号 , 输出、高电 平有效.由于 8086CPU地 AD15AD0是地址数据分时复用地总线 ,CPU与内 存、I/O 电路交换

20、信息时 ,先利用此总线传送地址信息 , 后传送数据信息 . 为此,在任何一个总线周期地 T1时钟中 ALE端产生正脉冲 ,利用它地下降 沿将地址信息锁存 , 达到地址信息与数据信息分时传送地目地 . ：数据发送 / 接收控制信号 ,三态、输出 . 在最小模式系统中使用8286/8287 作为数据总线收发器时,信号用来控制 8286/8287 地数据传送方向 . 当1 时, 则进行数据发送 ,即完成写操作；当0 时,则进行数据接收 , 即完成读操作. ：数据允许信号 , 三态、输出、低电平有效. 在最小模式系统中 , 用作数据收发器 8286/8287 地选通控制信号 . 在 DMA方式时 ,为

21、悬空状态 .：总线请求信号 , 输出、高电平有效 . 通常 我们把具有对总线控制能力地部件称为主控设备 , 显然 CPU是一种主控设 备 . 如果在一个总线上有两个主控设备时 , 它们对总线地控制就需要进行 协调,即同一时间内只能有一个主控设备起作用 . 在较简单地系统中通常 以 CPU 地控制为主 , 即 CPU 掌握总线地控制权 . 当另一个主控设备需要使 用总线 （即获得总线控制权 时, 就向 CPU地 HOLD引脚送出一个高电平地 请求信号 . ：总线响应信号 , 输出、高电平有 效.HLDA输出高电平有效时 ,表示 CPU已响应其他部件地总线请求 ,通知提 出请求地设备可以使用总线

22、.与此同时 ,CPU 地有关引脚呈现高阻状态 , 从 而让出系统总线 ,这种状态将一直延续到 HOLD端地请求撤销 ,即输入电平 降为低电平为止 ,CPU恢复对总线地控制权 . ： 工 作 模 式 选 择 信 号 , 输入.1, 表示 CPU工作在最小模式系统；而0,表示 CPU工作在最大模式系统 .：主时钟信号 ,输入.CLK 时钟输入端为微处理器提 供基本地定时脉冲 , 通常与 8284 时钟发生器地时钟输出端 CLK相连. 4 最大模式下地引脚功能下面对 8086CPU工作在最大模式系统中几个重新定义地引脚作简要 说明. ：总线周期状态信号 , 三态、输出 .在最大模式系统中 , 它用来作为总线控制器 8288 地输入 , 经译码后产生 7 个控制信号 . 状态线地组合情况如表 2-4 所示 .表 2-4编码地功能与 8288 控制信号表CPU总线周期8288 控制信号000中断响应001读 I/O 端口010写 I/O 端口011暂停无100取指令操作码101读存储