控制器部分习题解答

1、控制器部分习题解答一、选择题、以下叙述中正确描述的句子是：。 （ A、 D）A同一个CPU 周期中，可以并行执行的微操作叫相容性微操作B同一个CPU 周期中，不可以并行执行的微操作叫相容性微操作C同一个CPU 周期中，可以并行执行的微操作叫相斥性微操作D同一个CPU 周期中，不可以并行执行的微操作叫相斥性微操作、 流水 CPU 是由一系列叫做 “段” 的处理线路所组成，和具有 m 个并行部件的CPU 相比， 一个 m段流水CPU。 （A）A 具备同等水平的吞吐能力B 不具备同等水平的吞吐能力C 吞吐能力大于前者的吞吐能力D 吞吐能力小于前者的吞吐能力3、同步控制是。 （ C）A 只适用于CPU

2、 控制的方式B 只适用于外围设备控制的方式C 由统一时序信号控制的方式D 所有指令执行时间都相同的方式4、微程序控制器中，机器指令与微指令的关系是。 （ B ）每一条机器指令由一条微指令来执行每一条机器指令由一段微指令编写的微程序来解释执行每一条机器指令组成的程序可由一条微指令来执行一条微指令由若干条机器指令组成5、由于 CPU 内部的操作速度较快，而CPU 访问一次主存所花的时间较长，因此机器周期通常用 来规定。 （ A）A 主存中读取一个指令字的最短时间B 主存中读取一个数据字的最长时间C 主存中写入一个数据字的平均时间D 主存中读取一个数据字的平均时间6、指令周期是指。 （ C） TOC

3、 o 1-5 h z A CPU 从主存取出一条指令的时间；B CPU 执行一条指令的时间；C CPU 从主存取出一条指令加上CPU执行这条指令的时间；D 时钟周期时间；7、在CPU中跟踪指令后继地址的寄存器是。 （ B）A 主存地址寄存器B 程序计数器C 指令寄存器D 状态条件寄存器8、异步控制常用于作为其主要控制方式。（ A）A 在单总线结构计算机中访问主存与外围设备时；B 微型机的CPU 控制中；C 组合逻辑控制的CPU 中；D 微程序控制器中；9、微程序控制器中，机器指令与微指令的关系是。 （ B）A 每一条机器指令由一条微指令来执行；B 每一条机器指令由一段用微指令编成的微程序来解释

4、执行；C 一段机器指令组成的程序可由一条微指令来执行；D 一条微指令由若干条机器指令组成；10、同步传输之所以比异步传输具有较高的传输频率是因为同步传输。 （ B、 D）A 不需要应答信号；B 总线长度较短；C 用一个公共时钟信号进行同步；D 各部件存取时间较为接近；11、在某 CPU 中，设立了一条等待（WAIT）信号线，CPU 在存储器周期中T 的 的下降沿采样WAIT 线，请在下面的叙述中选出正确描述的句子：。 （ C、 D）A 如 WAIT 线为高电平，则在T2周期后不进入T3周期，而插入一个TW周期；B TW 周期结束后，不管WAIT 线状态如何，一定转入了T3周期；C TW 周期结

5、束后，只要WAIT 线为低，则继续插入一个TW周期，直到WAIT 线变高，才转入T3周期；D 有了 WAIT 线，就可使CPU 与任何速度的存贮器相连接，保证CPU 与存贮器连接时的时序配合；12、操作控制器的功能是。 （ D ）A. 产生时序信号B. 从主存取出一条指令C.完成指令操作的译码D.从主存取出指令，完成指令操作码译码，并产生有关的操作控制信号，以解释执行该指令13、描述流水CPU基本概念不正确的句子是 。 （ ABC）流水CPU是以空间并行性为原理构造的处理器流水CPU一定是RISC机器流水CPU一定是多媒体CPUD.流水CPU是一种非常经济而实用的时间并行技术14、带有处理器的

6、设备一般称为设备。 （ A）A. 智能化B. 交互式C. 远程通信D. 过程控制二、填空题、 微程序设计技术是利用A.方法设计B.的一门技术。具有规整性、可维护性、C .等一系列优点。（ A. 软件B.操作控制C.灵活性）2、硬布线器的设计方法是：先画出A. 流程图，再利用B. 写出综合逻辑表达式，然后用 C. 等器件实现。（ A. 指令周期B.布尔代数C.门电路和触发器）CPU 从 A. 取出一条指令并执行这条指令的时间和称为B. 。由于各种指令的操作功能不同，各种指令的指令周期是C. 。 （ A. 存储器B. 指令周期C.不相同的）当今的 CPU 芯片除了包括定点运算器和控制器外，还包括A

7、. ， B. 运算器和C.管理等部件。（ A. Cache B. 浮点 C. 存储）流水CPU 是以 A. 为原理构造的处理器，是一种非常B. 的并行技术。目前的 C. 微处理器几乎无一例外的使用了流水技术。（ A. 时间并行性B. 经济而实用C.高性能）CPU中至少有如下六类寄存器，除了A.寄存器，B.计数器，C.寄存器外，还应有通用寄存器，状态条件寄存器，数据缓冲寄存器。（ A. 指令 B.程序C.地址）7、硬布线控制器的基本思想是: 某一微操作控制信号是A.译码输出,B. 信号和C. 信号的逻辑函数. （ A.指令操作码B.时序C.状态条件）CPU周期也称为A.；一个CPU周期包含若干个

8、B.。任何一条指令的指令周期至少 TOC o 1-5 h z 需要 C.个 CPU周期。（ A.机器周期B.时钟周期C. 2）RISC CPU 是克服 CISC 机器缺点的基础上发展起来的，它具有的三个基本要素是：（ 1）一个有限的 A.；（ 2） CPU 配备大量的B.；（ 3） 强调 C.的优化。 （ A.简单指令系统B.通用寄存器C. 指令流水线）CPU从 A取出一条指令并执行这条指令的时间和称为B。由于各种指令的操作功能不同，各种指令的时间和是不同的，但在流水线CPU中要力求做到C。 （ A存储器B指令周期C一致）CPU 中，保存当前正在执行的指令的寄存器为A，保存当前正在执行的指令的

9、地址的寄存器为 B，保存 CPU 访存地址的寄存器为C。 （ A 指令寄存器IR B 程序计数器PCC 内存地址寄存器AR）12、并行处理技术已经成为计算机发展的主流。它可贯穿于信息加工的各个步骤和阶段概括起来，主要有三种形式：A并行； B并行； C并行。 （ A时间B空间C时间+空间）三、应用题1、 （ 11 分）已知某机采用微程序控制方式，其存储器容量为512 48（位），微程序在整个控制存储器中实现转移，可控制微程序的条件共4 个，微指令采用水平型格式，后继微指令地址采用断定方式，如图所示：微命令字段判别测试字段下地址字段操作控制顺序控制（ 1 ）微指令中的三个字段分别应多少位？（ 2）

10、画出对应这种微指令格式的微程序控制器逻辑框图。 TOC o 1-5 h z 解： （ 1） 假设判别测试字段中每一位为一个判别标志，那么由于有4 个转移条件，故该字段为4 位，（如采用字段译码只需3 位） ， 下地址字段为9 位， 因为控制容量为512 单元， 微命令字段是（48 4 - 9 ） = 35 位。2）对应上述微指令格式的微程序控制器逻辑框图B1.2 如下：其中微地址寄存器对应下地址字段， P 字段即为判别测试字段，控制字段即为微命令子段，后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器OP 码，各状态条件以及判别测试字段所给的判别标志（某一位为1 ） ，其输出修改微地址寄

11、存器的适当位数，从而实现微程序的分支转移。2、 （ 11 分） 假设某计算机的运算器框图如图SA 、 SB为 16 位锁存器，4 个通用寄存器由写控制图 B1.2B2.2 所示， 其中 ALU 为 16位的加法器（高电平工作），D 触发器组成，O 端输出，其读写控制如下表所示：读控制WWA0WA1选择100R0101R1110R2111R30 xx不写入R0RA0RA1选择100R0101R1110R2111R30 xx不读出图 B2.2 要求： （ 1 ）设计微指令格式。（ 2）画出ADD ， SUB 两条微指令程序流程图。解：各字段意义如下：F1 读RO R3 的选择控制。F2写RO R3

12、 的选择控制。F3打入SA 的控制信号。F4打入SB 的控制信号。F5打开非反向三态门的控制信号LDALU 。F6打开反向三态门的控制信号LDALU ，并使加法器最低位加1 。F7锁存器SB 清零 RESET 信号。F8一段微程序结束，转入取机器指令的控制信号。R 寄存器读命令W 寄存器写命令2） ADD 、 SUB 两条指令的微程序流程图见图B2.3 所示。B2.3（11 分 ）图B3.1 所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。已知指令存贮器 IM 最大容量为16384字（字长18 位） ，数据存贮器DM 最大容量是65536 字（字长16 位） 。各寄存器均有“打入”

13、（ Rin）和“送出”（ Rout）控制命令，但图中未标出。图 B3.1 设处理机格式为：1710 90OPX加法指令可写为“ADD X （R1）”。其功能是（AC0）+ （ （Ri）+ X）AC1，其中（Ri）+ X）部分通过寻址方式指向数据存贮器，现取Ri 为 R1。试画出ADD 指令从取指令开始到执行结束的操作序列图，写明基本操作步骤和相应的微操作控制信号。解：加法指令“ADD X （ Ri） ”是一条隐含指令，其中一个操作数来自AC 0，另一个操作数在数据存贮器中，地址由通用寄存器的内容（Ri）加上指令格式中的X 量值决定，可认为这是一种变址寻址。因此，指令周期的操作流程图如图B3.4

14、：相应的微操作控制信号列在框图外。图 B3.4图 B3.5（ 11 分）某计算机有8 条微指令I 1 I8，每条微指令所包含的微命令控制信号见下表， a j 分别对应10 种不同性质的微命令信号。假设一条微指令的控制字段仅限8 位，请安排微指令的控制字段格式。解： 为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。经分析， （ e ,f ,h）和（ b, i, j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, c, d, g 四个微命令信号可进行直接控制，其整个控制字段组成如下：01c01 b直接控制10f10 ia

15、 c dg11g11 j4位2位 2位（ 11 分）运算器结构如图B5.2 所示，R1 ， R2， R3 是三个寄存器，A 和 B 是两个三选一的多路开关，通路的选择由AS0 ,AS1 和 BS0 ， BS1端控制，例如BS0BS1 = 11 时，选择R3 ， BS0BS1 = 01 时，选择R1，ALU 是算术 / 逻辑单元。S1S2为它的两个操作控制端。其功能如下：图 B5.2S1S2 = 00 时，ALU 输出 = A TOC o 1-5 h z S1S2 =01 时，ALU输出= A +BS1S2 =10 时，ALU输出= A BS1S2 =11 时，ALU输出= AB请设计控制运算器

16、通路的微指令格式。解： 采用水平微指令格式，且直接控制方式，顺序控制字段假设4 位，其中一位判别测试位：2位 2位2位3位1位3位AS0 AS1S1 S2BS0 BS1LDR1， LDR2 ， LDR3PAR 1， AR2， AR3顺序控制P = 0 时，直接用 AR 1 AR3形成下一个微地址。当 P = 1 时，对 AR3进行修改后形成下一个微地址。（ 11 分） 某计算机有如下部件：ALU， 移位器， 主存M， 主存数据寄存器MDR， 主存地址寄存器MAR，指令寄存器IR，通用寄存器R0R3 ，暂存器C和 D。（ 1 ）请将各逻辑部件组成一个数据通路，并标明数据流向。2）画出“ADD R

17、1，R2）+ ”指令的指令周期流程图，指令功能是 （R1） +（ （ R2） ）R1。移位器IRMBRPCCR0R3D图 B6.2MAR解： （ 1）各功能部件联结成如图所示数据通路：B 6.42）此指令为RS 型指令，一个操作数在R1 中，另一个操作数在R2为地址的内存单元中，相加结果放在 R1 中。图 B 6.5（说明）：取R1操作数C暂存器。：送地址到MAR。：取出内存单元中的操作数D暂存器。：相加后将和数R1。（ 11 分）图 B8.2 给出了微程序控制的部分微指令序列，图中每一框代表一条微指令。分支点a由指令寄存器I R5 ， I R6 两位决定，分支点b 由条件码标志c 决定。现采

18、用断定方式实现微程序的程序控制，已知微地址寄存器长度为8 位，要求：（ 1 ）设计实现该微指令序列的微指令字顺序控制字段的格式。2）画出微地址转移逻辑图。图 B8.2解： （ 1）已知微地址寄存器长度为8 位，故推知控存容量为256 单元。所给条件中微程序有两处分支转移。如不考虑他分支转移，则需要判别测试位P1 ， P2（直接控制），故顺序控制字段共10 位，其格式如下,A I 表示微地址寄存器：P1P2 A1,A2 A 8判别字段下地址字段2）转移逻辑表达式如下：A8 = P 1 IR6 TIA7 = P 1 IR5 TIA 6 = P 2 C0 TI其中TI为节拍脉冲信号。在P1条件下，当

19、IR6 = 1 时，TI 脉冲到来时微地址寄存器的第8 位A8将置“1”，从而将该位由“0”修改为“1”。如果 IR6= 0，则A8的“0”状态保持不变，A7，A6 的修改也类似。根据转移逻辑表达式，很容易画出转移逻辑电路图，可用触发器强制端实现（ 11 分） CPU 结构如图B9.1 所示，其中有一个累加寄存器AC，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。标明图中四个寄存器的名称。简述指令从主存取到控制器的数据通路。简述数据在运算器和主存之间进行存/ 取访问的数据通路。图 B9.1 解：1) a 为数据缓冲寄存器DR ， b为指令寄存器IR ， c 为主存地址

20、寄存器，d 为程序计数器PC。2)主存M 缓冲寄存器 DR 指令寄存器 IR 操作控制器。(3) 存贮器读： M DR ALU AC存贮器写： AC DR M( 11 分)今有4 级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，今假设完成各步操作的时间依次为100ns,100ns,80ns,50ns 。请问： ( 1 )流水线的操作周期应设计为多少？2)若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第二条指令要推迟多少时间进行。3)如果在硬件设计上加以改进，至少需推迟多少时间？解 (1)流水线的操作时钟周期t按四步操作中最长时间来考虑,所以t=100ns.(2)两条指令发

21、生数据相关冲突情况:ADD R1,R2,R3 ;R2+R3-R1SUB R4,R1,R5 ; R1-R5-R4两条指令在流水线中执行情况如下表所示:时钟 指令1234567ADDIFIDEXWBSUBIFIDEXWBADD指令在时钟4 时将结果写入寄存器堆(R1), 但 SUB指令在时钟3 时读寄存器堆(R1). 本来ADD指令应先写入R1,SUB指令后读R1,结果变成SUB指令先读R1,ADD指令后写R1, 因而发生两条指令间数据相关. 如果硬件上不采取措施, 第 2 条指令SUB至少应推迟2个操作时钟周期(2 100ns).(3) 如果硬件上加以改进( 采取旁路技术), 可推迟 1 个操作时钟周期(100ns).( 11 分)在流水CPU中，将一条指令从取指到执行结束的任务分割为一系列子任务，并使各子任务在流水线的各个过程段并发地执行，从而使流水CPU具有更强大的数据吞吐能力。请用时空图法证明这个结论