计算机组成原理课程设计-超前进位加法器的设计

1、沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：超前进位加法器的设计院（系）：计算机学院专 业：班 级：学 号：姓 名：指导教师：完成日期： TOC o 1-5 h z HYPERLINK l bookmark4 o Current Document 第1章总体设计方案1 HYPERLINK l bookmark7 o Current Document 1.1 设计原理1 HYPERLINK l bookmark13 o Current Document 1.2设计思路2 HYPERLINK l bookmark16 o Current Document 1.3设

2、计环境3 HYPERLINK l bookmark22 o Current Document 第2章详细设计方案4 HYPERLINK l bookmark25 o Current Document 2.1顶层方案图的设计与实现42.1.1创建顶层图形设计文件42.1.2器件的选择与引脚锁定52.1.3编译、综合、适配7 HYPERLINK l bookmark39 o Current Document 2.2功能模块的设计与实现72.2四位超前进位加法器模块的设计与实现7 HYPERLINK l bookmark54 o Current Document 2.3仿真调试9 HYPERLINK

3、 l bookmark60 o Current Document 第3章 编程下载与硬件测试11 HYPERLINK l bookmark63 o Current Document 3.1编程下载11 HYPERLINK l bookmark66 o Current Document 3.2硬件测试及结果分析11 HYPERLINK l bookmark72 o Current Document 参考文献13 HYPERLINK l bookmark86 o Current Document 附录（程序清单或电路原理图）14第1章总体设计方案1.1设计原理八位超前进位加法器，可以由2个四位超前

4、进位加法器构成。由第一个四位 超前进位加法器的进位输出作为第二个超前进位加法器的进位输入即可实现八位 超前进位加法器的设计。超前进位产生电路是根据各位进位的形成条件来实现的。只要满足下述条件， 就可形成进位C1、C2、C3、C4。所以：第一位的进位 C1=X1*Y1+(X1+Y1)*C0第二位的进位 C2=X2*Y2+(X2+Y2)*X1*Y1+(X2+Y2)(X1+Y1)C0第三位的进位 C3=X3*Y3+(X3+Y3)X2*Y2+(X3+Y3)*(X2+Y2)*X1*Y1+(X3+Y3)(X2+Y2)(X1+Y1)*C0第四位的进位 C4=X4*Y4+(X4+Y4)*X3*Y3+(X4+Y

5、4)*(X3+Y3) * X2*Y2 +(X4+Y4)(X3+Y3)(X2+Y2)*X1*Y1+(X4+Y4)(X3+Y3)(X2+Y2)(X1+Y1)*C0下面引入进位传递函数Pi和进位产生函数Gi的概念。它们定义为：Pi=Xi+YiGi=Xi*YiP1的意义是：当X1和Y1中有一个为1时，若有进位输入，则本位向高位 传递此进位。这个进位可以看成是低位进位越过本位直接向高位传递的。G1的意义是：当X1，Y1均为1时，不管有无进位输入，本位定会产生向高 位的进位。将Pi，Gi代人C1C4式中，便可得；C1=G1+P1*C0式（1）C2=G2+P2*G1+P2*P1*C0式（2）C3=G3+P3

6、*G2+P3*P2*G1+P3*P2*P1*C0式（3）C4=G4+P4*G3+P4*P3*G2+P4*P3*P2*G1+P4*P3*P2*P1*C0 式（4）八位超前进位加法器可由2个四位超前进位加法器（ASD）组成，第一个四 位超前进位加法器的输出作为第二个四位超前进位加法器的进位输入即可形成八 位的超前进位加法器。八位超前进位加法器的原理框图如图1.1所示：U6IPAD/IPAD/IPAD/IPAD/IPAD/IPAD/IPAD/IPAD/IPAD/F UF UF UF UF UF UF UADFDA1F1A2F2A3F3BDC4B1B2B3COF UIPADIPADIPADIPADIP

7、ADIPADIPADIPADBUFBUFBUFBUFBUFBUFBUF HbufADFDA1F1A2F2A3F3BOC4B1B2B3COU7ASD/ DPADBUF食 BUF辱UF 诙 辱UF 诙 OBIIF、图11八位超前进位加法器原理框图1.2设计思路一个八位超前进位加法器，可以由2个四位超前进位加法器模块构成。四位 超前进位加法器采用Schematic设计输入方式，顶层的四位超前进位加法器采用 原理图设计输入方式。采用硬件描述语言进行电路设计并实现上述给定进位的功能，设计的Schematic程序经编译、调试后形成lll*.bit文件并下载到XCV200可编程逻辑芯 片中，经硬件测试验证设

8、计的正确性。1.3设计环境硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微 机； EDA 环境：Xilinx Foundation F3.1 设计软件、ModulSim EDA 仿真软件。第2章详细设计方案2.1顶层方案图的设计与实现顶层方案图实现一位全加器的逻辑功能，采用原理图设计输入方式完成，电 路实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出 信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定并进行硬件测试，检 验硬件测试结果与软件仿真结果是否相等，由此判断出八位超前进位加法器的设 计是否符合要求。2.1.1创建顶层图形设计文件

9、顶层图形文件由2个超前进位加法器（ASD）构成，实现17位输入9位输出。 八位超前进位加法器可由2个四位超前进位加法器（ASD）组成，第一个四位超 前进位加法器的输出作为第二个四位超前进位加法器的进位输入即可形成八位的 超前进位加法器。并且，U6输入端的A0A3为第一个数的低四位（A0为最低位）， U6输入端的B0B3为第二个数的低四位（B0为最低位），U6输入端的进位输入 C0初始设置为0； U7输入端的A0A3为第一个数的高四位（A3为第一个数的 最高位），U7输入端的B0B3为第二个数的高四位（B3为第二个数的最高位）； U6输出端的F0F3为两个数相加和的低四位（F0为最低位），U7输

10、出端的F0F3 为两个数相加和的高四位（F3为高位），并且U7输出端的C4为进位输出端（即 两个数加和的最高位）。可以用表达式表示两个数相加为：A7A6A5A4A3A2A1A0+B7B6B5B4B3B2B1B0+C0=C4F7F6F5F4F3F2F1F0可利用Xilinx Foundation F3.1实现顶层图形文件的设计，顶层图形文件结构 如图2.1所示：2.1.2器件的选择与引脚锁定器件的选择由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200 实验板，故采用的目标芯片为Xilinx XCV200可编程逻辑芯片。引脚锁定把顶层图形文件中的输入/输出信号安排到Xil

11、inx XCV200芯片指定的引脚上 去，实现芯片的引脚锁定，为硬件测试做好准备工作。各信号及Xilinx XCV200 芯片引脚对应关系如图2.1和表2.1所示：LOC=P41LOC=P40LOC=P39LOC=P38LOC=P47LOC=P48LOC=P49LOC=P50LOC=P63LOC=P36IPADLOC=P35IPADLOC=P34IPADLOC=P33IPADLOC=P53IPADLOC=P54IPADLOC=P55IPADLOC=P56IPADQBUFBUFBUFF uF uF uF uF uF uF uF uF uF uADFDA1F1A2F2A3F3BDC4B1B2B3C

12、OU6MUFMUF OPAD并 F OPAD项阿 OPAD爻日UFeOBUF、LOC=P184LOC=P178LOC=P152LOC=P147LOC=P78ASD图2.1表2.1八位超前进位加法器对应XCV200芯片引脚输入/输出信号和XCV200芯片引脚对应关系输入信号XCV200芯片引脚输出信号XCV200芯片引脚A0LOC=P41F0LOC=P110A1LOC=P40F1LOC=P111A2LOC=P39F2LOC=P203A3LOC=P38F3LOC=P185A4LOC=P36F4LOC=P184A5LOC=P35F5LOC=P178A6LOC=P34F6LOC=P152A7LOC=P

13、33F7LOC=P147B0LOC=P47C4LOC=P78B1LOC=P48B2LOC=P49B3LOC=P50B4LOC=P53B5LOC=P54B6LOC=P55B7LOC=P56C0LOC=P632.1.3编译、综合、适配利用Xilinx编译器对顶层图形文件进行编译、综合、优化、逻辑分割、适配 和布线，生成可供时序仿真的文件和器件下载编程文件。2.2功能模块的设计与实现八位超前进位加法器采用Schematic设计输入方式，由2个四位超前进位加 法器构成，四位超前进位加法器的内部采用门电路设计并引入了进位传递函数Pi 和进位产生函数Gi的概念。2.2四位超前进位加法器模块的设计与实现根据

14、上面在1.1中讲述的四位超前进位加法器的设计原理那样，四位超前进 位加法器的实现是建立在进位C1，C2, C3, C4的基础之上的。所以，由于上面第1章第1节中关于进位C1，C2, C3, C4已经进行了详细的 讲述，根据式（1）、（2）、（3）、（4）可以画出四位超前进位加法器的逻辑图。九个输入分别用表示A0、A1、A2、A3、B0、B1、B2、B3、C0，输出用F0、F1、 F2、F3、C4表示，形成的Schematic四位加法器芯片用ASD来命名。四位超前进 位加法器的逻辑图如图2.2所示：（1）创建Schematic原理图（及四位超前进位加法器的逻辑图）图2.2四位超前进位加法器的逻辑

15、图（2）功能仿真对创建的四位超前进位加法器（ASD）进行功能仿真，验证其功能的正确性， 可用Xilinx编译器的Simulator模块实现。则A3A2A1A0+B3B2B1B0+C0=C4F3F2F1F0四位超前进位加法器的结果图、波形仿真图如2.3、2.4所示，将两个图的结 果与理论计算结果进行比较验证，由此判断四位超前进位加法器（ASD）的设计 是否正确，若两个图的结果与理论计算结果一致，那么说明四位超前进位加法器 的设计完全正确。四位超前进位加法器的结果图、波形仿真图如图2.3、2.4所示:HU9A0F0 -0A1F1 -0A2F2 -HA3F3 -KB0C4 -KB10B20B3000

16、-0-0-0ASDU9.A3 - .CsU9.A2 - .CsU9.A1 -.CsU9.A0 -.CsU9.B3 - .CsU9.B2 - .CsU9.B1 -.CsU9.B0 -.CsU9.C0 -.Cs口U9.C4 - .OU9.F3 -.OU9.F2 -.OU9.F1 - .OU9.F0 - .图2.3四位超前进位加法器的结果图a_l Test Vector State S.ILow I I_High-1 FUnkn_X 11 High_ZI W| 些 | 三 ll 二Bus StateHold Ctrl key to drag transitions.Snmll Mnm I Fast

17、I Hain图2.4四位超前进位加法器的波形仿真2.3仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功 能仿真方法对设计的电路进行仿真。功能仿真波形结果如图2.6所示，对仿真数 据结果与理论计算结果进行对比（理论计算结果为：11100011+00111100+0=10001111），可以看出功能仿真结果是正确的，进而说明 电路设计的正确性。八位超前进位加法器的结果图、波形仿真图如图2.5、2.6所 示：AOFOAlFlA2F2A3F3&3C4BlB2B3COAOFOAlFlA2F2A3F3BOC4BlB2B3COF u BF u BF u BF u BASD图2.5八

18、位超前进位加法器的结果图U7.A3 - .CsU7.A2 - .CsU7.Al -.CsU7.AO -.CsU6.A3 - .CsU6.A2 - .CsU6.Al -.CsU6.AO -.CsU7,B3 - .CsU7,B2 - .CsU7.Bl -.CsU7.BO -.CsU6,B3 - .CsU6,B2 - .CsU6.Bl -.CsU6.BO -.CsU6.C0 -.Cs口U7,C4 - .口U7,F3 -.OU7.F2 -.OU7.Fl - .口U7.FO - .口U6,F3 -.OU6.F2 -.OU6.Fl - .口U6.FO - .图2.6八位超前进位加法器的波形仿真I-Low

19、I IH 倒L 11 Unkr_X I f Hlgh_z| IiJI. - |R IPHold Ctrl key to drag transitions.Ginmil Mom I Fas十 I Hain第3章编程下载与硬件测试3.1编程下载利用Xilinx的编程下载功能，将得到的lll*.bit文件下载到XCV200实验板的 XCV200可编程逻辑芯片中。3.2硬件测试及结果分析利用XCV200实验板进行硬件功能测试。八位超前进位加法器的输入数据通 过XCV200实验板的输入开关K4、K3、K2实现，输出数据通过XCV200实验板 的LED指示灯实现，其对应关系如表3.1所示。表3.1 XCV

20、200实验板信号对应关系XCV200芯片引脚信号XCV200实验板A7A0K4B7B0K3C0K2： 7F7F0A7A0C4B7输入两个参数作为输入数据，测试输出结果，即用XCV200实验板的开关K2,K3, K4输入数据，同时观察B7、A7A0的输出。理论运算的结果是：C4F7F6F5F4F3F2F1F0=A7A6A5A4A3A2A1A0+B7B6B5B4B3B2B1B0+C0=10100100+01101 100+0=010010111将硬件测试结果与理论运算结果进行比较，验证设计的八位超前进位加法器的计算结果是否正确，有图3.1可知八位超前进位加法器的计算结果与理论值相 等，说明设计的八位超前进位加法器正确。经过软件编译形成lll*bit文件，打开 COP2000并开启试验箱，首先进行串口通信测试，串口通信测试成功后，点击 FPGA编程，选中lll*bit文件进行下载，下载完成后将K4设置为10100100，K3 设置为01101100，K2： 7设置为0，观察输出B7和A7A0的变化情况。硬