PLD数字时钟的设计

1、精选优质文档-倾情为你奉上精选优质文档-倾情为你奉上专心-专注-专业专心-专注-专业精选优质文档-倾情为你奉上专心-专注-专业毕业设计 基于PLD的24小时数字钟的设计 系 电子信息工程系 专业 电子信息工程技术 姓名 杨雯 班级 电信122 学号_ 指导教师 徐敏 职称 讲师 设计时间 2014.10.082015.04.08 摘 要本设计基于VHDL语言在EDA平台上采用自顶向下的设计方法用PLD设计一个数字电子钟。该数字钟能实现时、分、秒计数的显示功能，且以24小时循环计时。采用硬件描述语言VHDL按模块化方式进行设计，然后进行编程，时序仿真等。利用VHDL语言完成了数字钟的设计。在Qu

2、artus开发环境中编译和仿真了所设计的程序,经过仿真结果表明,该设计方法切实可行,该数字时钟具有一定的实际应用性，体现了现在EDA的发展方向。整个系统结构简单，使用方便，功能齐全，精度高，具有一定的开发价值。关键词： 数字钟,EDA,PLD，VHDL目录 TOC o 1-3 h z u 第一章 引 言随着社会的发展，科学技术也在不断的进步。特别是计算机产业，可以说是日新月异，数字钟作为计算机的一个组成也随之逐渐进入人们的生活，从先前的采用半导体技术实现的数字钟到现在广泛应用的采用高集成度芯片实现的数字钟。数字钟正在向着功能强，体积小，重量轻等方向不断发展，本设计主要介绍的是一个基于描述语言V

3、HDL对数字钟中显示电路进行编程实现。近年来，集成电路和计算机应用得到了高速发展，现代电子设计技术已迈入一个崭新的阶段，具体表现在：（1）电子器件及其技术的发展将更多地趋向于为EDA服务；（2）硬件电路与软件设计过程已高度渗透；（3）电子设计技术将归结为更加标准、规范的EDA工具和硬件描述语言VHDL的运用；（4）数字系统的芯片化实现手段已成主流。因此利用计算机和大规模复杂可编程逻辑器件进行现代电子系统设计已成为电子工程类技术人员必不可少的基本技能之一。1.1课题的背景、目的本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，加深对硬件电路结构的理解。通过学习的VHDL

4、语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识，学习VHDL基本单元电路的综合设计应用。通过对实用数字钟的设计，巩固和综合运用EDA技术的基本理论和方法，理论联系实际，提高IC设计能力，提高分析、解决EDA技术实际问题的独立工作能力。通过毕业设计深入理解EDA技术和VHDL语言自顶向下设计的原理，达到毕业设计的目标。1.2设计内容利用VHDL设计数字钟电路的各个模块，并使用EDA工具对各模块进行仿真验证。数字钟显示电路的设计分为下面几个模块：秒计数模块、分计数模块、小时计数模块、显示模块。把各个模块整合后，显示相应的输出状态。1.3 方案论证1.3.1 设计要求设计一个计时周期为2

5、4小时、显示满刻度为23小时59分59秒的数字电子钟。利用VHDL设计数字钟显示电路的各个模块，并使用EDA工具对各模块进行仿真验证。数字钟显示电路的设计分为下面几个模块：秒计数模块、分计数模块、小时计数模块.。完成以后把各个模块整合后，显示相应的输出状态。1.3.2 方案论证案一：采用数字电路集成块来完成。该方案电路由石英晶体振荡器、分频器、计数器、译码器显示器和校时等电路组成。其功能也主要依赖于数字电路的各功能模块的组合来实现。其原理框图如图1.1所示。显示器译码器分频器校时电路时计数器分计数器秒计数器译码器译码器qiqiqi显示器晶体振荡器显示器图1.1 基于数字逻辑电路的电子钟方案二：

6、采用单片机为控制核心，以软件编程来完成。该方案使用12MHZ晶振与单片机AT89C51相连接，通过软件编程的方法实现了以24小时为一个周期同时显示小时，分钟和秒的要求，并在计时过程中具有报时功能，当时间到达整点进行蜂鸣报时。并设有三个按键：s1，s2和s3键，使之具备了校时、定时功能。其原理框图如图1.2所示。单片机显示电路负载图1.2 基于单片机的数字电子钟方案三：以FPGA为核心来完成，以软件编程来完成。该方案利用EDA技术，采用VHDL语言编程实现，通过FPGA芯片控制每一个模块，其原理框图如图1.3所示。图1.3 基于FPGA的数字电子钟对于方案一，设计的电路相当复杂，焊接的过程比较复

7、杂，成本也非常高。对于方案二，其本身电路比较简单，其功能的实现主要通过软件编程来完成，这样就降低了硬件电路的复杂性，而且其成本也有所降低。但由于FPGA芯片的功能强大，且下载方便，无需像方案二要专门的下载工具。其中，采用VHDL（Very High Speed Integrated Circuit Hardware Description Language）超高速集成电路硬件描述语言设计复杂数字电路的方法具有很多优点，VHDL语言的设计技术齐全、方法灵活、支持广泛；另外其系统硬件描述能力很强，具有多层次描述系统硬件功能的能力，可以从系统级到门级电路，而且高层次的行为描述可以与低层次的RTL描述

8、混合使用；它在描述数字系统时，可以使用前后一致的语义和语法跨越多层次，并且使用跨越多个级别的混合描述模拟该系统，因而可以对高层次行为描述的子系统及低层次详细实现子系统所组成的系统进行模拟。所以，为了利用学校实验室FPGA/CPLD开发工具系列的现有资源，本设计采用方案三。第二章 EDA、VHDL、PLD简介2.1 EDA技术EDA是电子设计自动化（Electronic Design Automation）缩写，EDA是以计算机为工具，根据硬件描述语言HDL（ Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以

9、及对于特定目标芯片的适配编译和编程下载等工作。典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器。综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HDL、原理图或状态图形描述，针对给定的硬件系统组件，进行编译、优化、转换和综合，最终获得我们欲实现功能的描述文件。综合器在工作前，必须给定所要实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用一定的方式联系起来。2.2 FPGA/CPLD的概述FPGA(现场可编程门阵列)与CPLD(复杂可编程逻辑器件)都是可编程逻辑器件，它们是在PAL,GAL等逻辑器件的基础之上发展起来的。同以往的PAL,GAL等相比较，FPGA

10、CPLD的规模比较大，它可以替代几十甚至几千块通用IC芯片。这样的FPGACPLD实际上就是一个子系统部件。这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。经过了十几年的发展，许多公司都开发出了多种可编程逻辑器件。尽管FPGA,CPLD和其它类型PLD的结构各有其特点和长处，但概括起来，它们是由三大部分组成的。一个二维的逻辑块阵列，构成了PLD器件的逻辑组成核心。输入输出块：连接逻辑块的互连资源。连线资源：由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入输出块之间的连接。对用户而言，CPLD与FPGA的内部结构稍有不同，但用法一样，所以多数情

11、况下，不加以区分。FPGACPLD芯片都是特殊的ASIC芯片，它们除了具有ASIC的特点之外，还具有以下几个优点：（1）随着VlSI(Very Large Scale IC，超大规模集成电路)工艺的不断提高单一芯片内部可以容纳上百万个晶体管， FPGACPLD芯片的规模也越来越大，其单片逻辑门数已达到上百万门，它所能实现的功能也越来越强，同时也可以实现系统集成。（2）FPGACPLD芯片在出厂之前都做过百分之百的测试，不需要设计人员承担投片风险和费用，设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的最终功能设计。所以， FPGACPLD的资金投入小，节省了许多潜在的花费。（3

12、）用户可以反复地编程、擦除、使用或者在外围电路不动的情况下用不同软件就可实现不同的功能。所以，用FPGAPLD 试制样片，能以最快的速度占领市场。 FPGACPLD软件包中有各种输入工具和仿真工具，及版图设计工具和编程器等全线产品，电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真，直至最后芯片的制作。 当电路有少量改动时，更能显示出FPGACPLD的优势。电路设计人员使用FPGACPLD进行电路设计时，不需要具备专门的IC(集成电路)深层次的知识， FPGACPLD软件易学易用，可以使设计人员更能集中精力进行电路设计，快速将产品推向市场。2.3 硬件描述语言VHDL2.3.1 V

13、HDL的简介VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的

14、VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。2.3.2 VHDL语言的特点1.用VHDL代码而不是用原理图进行设计，意味着整个电路板的模型及性能可用计算机模拟进行验证。2.VHDL元件的设计与工艺u无关，与工艺独立，方便工艺转换。3.VHDL支持各种设计方法，自顶向下、自底向上或者混合的都可以。4.可以进行从系统级到逻辑级的描述，即混合描述。5.

15、VHDL区别于其他的HDL，已形成标准，其代码在不同的系统中可交换建模。 2.3.3 VHDL的设计流程1.设计规范的定义明确这个系统有哪些设计要求，和你要想到达的目标。2.采用VHDL进行设计描述这部分包括设计规划和程序的编写。设计规划主要包括设计方式的选择及是否进行模块划分。设计方式一般包括直接设计，自顶向下和自底向下设计，这个和其他软件语言差不多。最重要还是模块划分。3.VHDL程序仿真4.综合、优化和布局布线综合指的是将设计描述转化成底层电路的表示形式，其结果是一个网表或者是一组逻辑方程；优化，这个主要是为了提高程序的执行效率及减少资源的利用；布局布线，指的是将逻辑关系转化成电路连接的

16、方式。5.仿真这个与VHDL程序仿真不同，这个不仅是对逻辑方面的验证，还要进行时序功能验证。第三章 数字钟设计3.1数字钟的工作原理 数字钟是一个将“ 时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和校分功能。因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器、校时电路和振荡器组成。主电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采

17、用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。采用6个数码管显示。工作原理图如图3.1所示。图3.1 数字钟的工作原理图数字钟自顶向下分解模块图如图3.2所示：3.2自顶向下分解图3.2数字钟模块设计3.2.1秒计数器模块的设计1、秒计数程序如下：END ENTITY second;ARCHITECTURE fun OF second ISSIGNAL count:STD_LOGIC_VEC

18、TOR(6 DOWNTO 0);SIGNAL enmin_1,enmin_2:STD_LOGIC; -enmin_1为59秒时的进位信号 BEGIN -enmin_2由clk调制后的手动调分脉冲信号串 daout=count; enmin_2=(setmin and clk); -setmin为手动调分控制信号，高电平有效 cmin=(enmin_1 or enmin_2); -enmin为向分进位信号 PROCESS(clk,reset,setmin) BEGIN IF(reset=1)THEN count=; -若reset为0，则异步清零 ELSIF(clk event and clk=

19、1)then -否则，若clk上升沿到 IF(count(3 downto 0)=1001)then -若个位计时恰好到1001即9 IF(count16#60#)then -又若count小于16#60#,即60H IF(count=)then -又若已到59D enmin_1=1;count=;-则置进位为1及count复0 ELSE -未到59D count=count+7; -则加7，而+7=+1+6，即作加6校正 END IF; ELSE -若count不小于16#60#（即count等于或大于16#60#） count=; -count复0 END IF; -END IF（coun

20、t16#60#） ELSIF(count16#60#)then -若个位计数未到1001则转此句再判 count=count+1; -若count16#60#则count加1 enmin_1=0after 100 ns; -没有发生进位 ELSE -否则，若count不小于16#60# countCreate/Update-Create Symbol File for Current File命令，将秒模块生成底层元件，以备调用，秒模块原理图如图3.5所示：3.5秒模块图 各引脚含义如下：Clk为1hz信号输入Reset为清零输入Setmin为手动调分cmin为分进位信号dout6.0为数据输

21、出 3.2.2分计数器模块的设计1、分计数程序如下：ENTITY minute IS PORT(clk,clk1, reset,sethour:IN STD_LOGIC; chour:OUT STD_LOGIC; daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY minute ;ARCHITECTURE fun OF minute IS SIGNAL count :STD_LOGIC_VECTOR (6 DOWNTO 0); SIGNAL enhour_1, enhour_2: STD_LOGIC; -enmin_1为59分时的进位信号 BEG

22、IN -enmin_2由clk调制后的手动调时脉冲信号串 daout=count; enhour_2=(sethour and clk1); -sethour为手动调时控制信号，高电平有效 chour= (enhour_1 or enhour_2); PROCESS(clk,reset,sethour) BEGIN IF(reset=1) THEN -若reset为0，则异步清零 count=; ELSIF(clkevent and clk=1)THEN -否则，若clk上升沿到 IF(count (3 DOWNTO 0) =1001)THEN-若个位计时恰好到1001即9 IF(count

23、16#60#) THEN -又若count小于16#60#，即60 IF(count=) THEN-又若已到59D enhour_1=1; -则置进位为1 count=; -count复0 ELSE count=count+7; -若count未到59D，则加7，即作加6校正 END IF; -使前面的16#60#的个位转变为8421BCD的容量 ELSE count=;-count复0（有此句，则对无效状态电路可自启动） END IF; -END IF（count16#60#） ELSIF (count 16#60#) THEN count=count+1; -若count16#60#则co

24、unt加1 enhour_1=0 after 100 ns; -没有发生进位 ELSE countCreate/Update-Create Symbol File for Current File命令，将分模块生成底层元件，以备调用，分模块原理图如图3.8所示：3.8分模块图各引脚含义如下：Clk1为1hz信号输入Reset为清零输入Sethour为手动调时Clk为进位脉冲dout6.0为数据输出chour为时进位脉冲3.2.3小时计数器模块的设计1、时计数程序如下：ENTITY hour IS PORT(clk,reset:IN STD_LOGIC; daout:out STD_LOGIC_

25、VECTOR(5 DOWNTO 0);END ENTITY hour;ARCHITECTURE fun OF hour ISSIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN daout=count; PROCESS(clk,reset) BEGIN IF(reset=1)THEN count=; -若reset=0，则异步清零 ELSIF(clkevent and clk=1)THEN -否则，若clk上升沿到 IF(count(3 DOWNTO 0)=1001)THEN -若个位计时恰好到1001即9 IF(count16#23#)THEN -

26、23进制 count=count+7; -若到23D则 else count=; -复0 END IF; ELSIF (count16#23#)THEN -若未到23D，则count进1 count=count+1; ELSE -否则清零 countCreate/Update-Create Symbol File for Current File命令，将时模块生成底层元件，以备调用，时模块原理图如图3.11所示：3.11时模块图引脚含义如下：(1) Clk为进位脉冲(2) dout5.0为数据输出3.2.4译码驱动模块的设计1、译码驱动程序如下：ENTITY seg7 IS PORT( A:I

27、N STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END seg7;ARCHITECTURE fun OF seg7 IS BEGIN PROCESS(A) BEGIN case A is when 0000= LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7Snull; end case;2、点击File菜单下的New新建一个VHDL文件点击保存，保存为seg7并放在C盘user/Administrator/Desktop/基于PLD

28、的24小时数字钟杨雯文件夹下名为second的工程，之后点击编译进行编译，译码驱动模块的程序如图3.12图3.12 译码驱动模块的程序3、编译仿真通过后，选择File-Create/Update-Create Symbol File for Current File命令，将译码驱动模块生成底层元件，以备调用，译码模块原理图如图3.13所示：3.13译码器模块各引脚含义如下：（1）BCD码输入（2）七段共阴码输出3.3数字钟模块图3.14顶层模块图Clk为1hz信号输入 （5）h6.0，,h16.0为小时数据输出Reset为清零输入 （6）m6.0, m16.0为分钟数据输出Setmin为手动调

29、分 （7）s6.0, s16.0为秒数据输出Sethour为手动调时3.4晶体振荡器晶体振荡电路是构成数字式时钟的核心，它保证了时钟走时准确及稳定。晶体振荡器它的作用是产生时间标准信号。数字钟的精度主要取决于时间标准信号的频率及其稳定度。因此，一般采用石英晶体振荡器经过分频得到这一信号。晶体振荡器电路给数字钟提供一个频率稳定准确的4MHz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。如图3.15所示晶体振荡电路框图。图3.15 晶体振荡电路3.5分频器分频器电路将4M的高频方波信号经4M次分频后得到1Hz的方波信号供秒计数器进行计数。

30、分频器实际上也就是计数器。本次设计是运用VHDL语言设计的分频器进行分频，分频电路可提供1HZ 的方波为为后级电路输送一秒脉冲信号。如图3.16所示分频器电路框图。图3.16 分频器电路框图3.6数字钟原理图图3.17 数字钟原理图第四章 系统仿真4.1秒计数器电路仿真秒表计数器电路仿真图如图4.1:将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲，仿真结果正确。 图4.1 秒计数器电路仿真图4.2分计数器电路仿真分计数器电路仿真图如图4.2：“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”

31、信号，该信号将被送到“时计数器”。Reset为清零控制端，sethour为时进位脉冲信号，仿真结果正确。图4.2 分计数器电路仿真图4.3 小时计数器电路仿真时计数器电路仿真图如图4.3：“时计数器”采用24进制计时器，可实现对一天24小时的累计。Reset为清零控制端，仿真结果正确。图4.3小时计数器电路仿真图4.4译码驱动电路仿真译码驱动电路仿真图如图4.4：输入BCD码,输出为共阴极数码管显示码，仿真结果正确。图4.4 译码驱动电路仿真图总结与展望通过这段时间的努力，最后完成了我的设计任务数字钟的设计。通过本次毕业设计的学习，我深深的体会到设计的重要性和目的性所在。本次设计不仅仅培养了我

32、们实际操作能力，也培养了我们灵活运用课本知识，理论联系实际，独立自主的进行设计的能力。它不仅仅是一个学习新知识新方法的好机会，同时也是对我所学知识的一次综合的检验和复习，使我明白了自己的缺陷所在，从而查漏补缺。希望学校以后多安排一些类似的实践环节，让同学们学以致用。毕业设计中要求要有耐心和毅力，还要细心，稍有不慎，一个小小的错误就会导致结果的不正确，而对错误的检查要求我要有足够的耐心，通过这次设计和设计中遇到的问题，也积累了一定的经验，对以后从事集成电路设计工作会有一定的帮助。在应用VHDL的过程中让我真正领会到了其并行运行与其他软件（C语言）顺序执行的差别及其在电路设计上的优越性。用VHDL

33、硬件描述语言的形式来进行数字系统的设计方便灵活，利用EDA软件进行编译优化仿真极大地减少了设计时间和可能发生的错误,降低了开发成本，这种设计方法必将在未来的数字系统设计中发挥越来越重要的作用。致 谢感谢学院给我们提供了一个展现自己的舞台，给我们一次难得煅炼的机会，使得我们的动手能力和专业技能都有了很大的提高。在设计和制作的过程中，我们深切的体会到，实践是理论运用的最好检验，这一次的设计是对我们所学知识的一次综合性检测，无论是动手能力还是理论知识运用能力都得到了提高，同时加深了我们对网络资源的认识，大大提高了查阅资料的效率，使我们有充足的时间投入到电路设计当中。在做作品的日子里得到了指导教师的悉

34、心指导，在此向我们的指导教师致以诚挚的谢意。并且感谢提供相关技术帮助的老师和同学，你们的支持和鼓励使我们对这次的作品完成有了信心和动力，也给了我们很多无私的帮助和支持，我们在此深表谢意。 在这次设计中，在徐敏老师的指导下才能很好的完成任务，在此，非常感谢徐敏老师在毕业设计上的指导和帮助以及同学们的帮助。 参考文献1 殷庆纵，汤朝霞.EDA技术及应用M，北京：清华大学出版社 2013年2 刘君，常明，秦娟.基于硬件描述语言（VHDL）的数字时钟设计J.天津理工大学学报2007:第23卷第4期，40-41.3 黄继业.EDA技术实用教程M，北京：科学出版社 2006年4 李辉.PLD与数字系统设计

35、M，西安：西安电子科技大学出版社. 20055 宋万杰.CPLD技术及其应用M，西安：西安电子科技大学出版社 2000年6 王金明.数字系统设计与Verilog HDL，北京：北京电子工业出版社 2002年附 件A1.秒计数器模块的VHDL源程序： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY second ISPORT( clk,reset,setmin:STD_LOGIC; cmin:OUT STD_LOGIC; daout:OUT STD_LOGIC_VECTOR(6 DOW

36、NTO 0);END ENTITY second;ARCHITECTURE fun OF second ISSIGNAL count:STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL enmin_1,enmin_2:STD_LOGIC; -enmin_1为59秒时的进位信号 BEGIN -enmin_2由clk调制后的手动调分脉冲信号串 daout=count; enmin_2=(setmin and clk); -setmin为手动调分控制信号，高电平有效 cmin=(enmin_1 or enmin_2); -enmin为向分进位信号 PROCESS(clk,rese

37、t,setmin) BEGIN IF(reset=1)THEN count=; -若reset为0，则异步清零 ELSIF(clk event and clk=1)then -否则，若clk上升沿到 IF(count(3 downto 0)=1001)then -若个位计时恰好到1001即9 IF(count16#60#)then -又若count小于16#60#,即60H IF(count=)then -又若已到59D enmin_1=1;count=;-则置进位为1及count复0 ELSE -未到59D count=count+7; -则加7，而+7=+1+6，即作加6校正 END IF

38、; ELSE -若count不小于16#60#（即count等于或大于16#60#） count=; -count复0 END IF; -END IF（count16#60#） ELSIF(count16#60#)then -若个位计数未到1001则转此句再判 count=count+1; -若count16#60#则count加1 enmin_1=0after 100 ns; -没有发生进位 ELSE -否则，若count不小于16#60# count=; -则count复0 END IF; -END IF（count（3 DOWNTO 0）=1001） END IF; -END IF（re

39、set=0）END PROCESS;END fun;2.分计数器模块的VHDL源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY minute IS PORT(clk,clk1, reset,sethour:IN STD_LOGIC; chour:OUT STD_LOGIC; daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY minute ;ARCHITECTURE fun OF minute IS SIGNAL count :STD_LOGIC_VECTOR (6 DOWNTO 0); SIGNAL enhour_1, enhour_2: STD_LOGIC; -enmin_1为59分时的进位信号 BEGIN -enmin_2由clk调制后的手动调时脉冲信号串 daout=count; enhour_2=(sethour and clk1); -sethour为手动调时控制信号，高电平有效 chour= (enhour_1 or enhour_2); PROCES