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文档简介
1、实验基本组合电路设计（使用 VHDL 语言）9 学号_105052012031 课程EDA 技术实验名称第页专业_电子信息科学与技术_ 班级_实验日期：2014年 4 月4 日退发 (订正 、 重做)一、实验目的熟悉利用 Quartus的 VHDL 文本设计流程，学习简单组合电路的设计、多层次电路设计、编译及仿真全过程。二、实验内容利用 Quartus完成 2 选 1 多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。根据工作原理，利用 VHDL 语言完成 1 位半加器和全加器的设计；建立一个更高的原理图设计层次，利用以上获得的 1 位全加器用例化语句写出 8 位二进制全加器的顶层文件，
2、并此加法器的电路特性。三、实验环境计算机、QuartusII四、实验步骤1 实验代码library ieee;use ieee.std_logic_1164.all;entity vhdl1 is port(a,b:in std_logic; s:in bit;y:out std_logic); end entityvhdl1;architecture one ofvhdl1 is beginy=a when s=0else b;end architecture one;2一位全加器代码library ieee;use ieee.std_logic_1164.all;entity vhdl1
3、isport(a:inb:in c:instd_logic; std_logic; std_logic;s,h:out std_logic); end entity vhdl1;architecture one of vhdl1 is begins=(a and b) or (a and c) or (b and c);h=(not a) and (not b) and c) or (not a) and (not c) and b) or (a and b and c) or (a and (not b) and (not c);end architecture one;八位二进制全加器五、实验结果与实验结果如上所
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