基于-bandgap版图设计毕业设计论文

1、 53/57 摘 要近年来随着IC设计要求的不断发展，集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本。而集成电路中的bandgap可以在温度和电压不稳定的环境中保持稳定的参考电压，被广泛运用于比较器、A/D转换器等模拟电路及数模混合信号集成电路中，其性能直接影响整个系统的精度和性能。因此，bandgap版图设计的研究非常有意义。本文基于Cadence 版图设计软件平台，采用XFAB0.6m CMOS 工艺设计。设计的版图元件包括PMOS、NMOS、PNP三极管、电阻、电容。其中对差分放大器、电流镜、电阻等重

2、要元件采用了匹配和对称的设计方法，考虑电气特性的版图设计技术；为防止闩锁效应，本设计还运用了保护环保护整个电路，提高了bandgap电路的可靠性。本设计对最终设计出的版图使用calibre验证工具进行LVS和DRC验证，并顺利通过验证。关键字：版图；带隙基准电压源；Cadence；匹配；验证ABSTRACTIn recent years, along with IC design request of continuously development, IC layout are essential to achieve the design of integrated circuit man

3、ufacturing sectors, it is not only related to the ICs functions are correct, but also great extent affect IC performance and cost.But bandgap reference voltage of integrated circuit can keep stability in the unsteady environment of the temperature and the electric voltage of reference electric volta

4、ge, used extensively in comparison machine, A/D conversion machine etc. analog electric circuit and some mixture signal integrated circuit. Its function is directly influence the whole accuracy and function of system. Therefore, the research which take the layout design of the bandgap reference volt

5、age is very meaningful.This text ,according to the design software of the Cadence about layout design, adopts XFAB0.6m CMOS of design rule.The component of layout design include PMOS, NMOS, PNP, electric resistance, electric capacity. To the OP、current and resistance which are importance components

6、adopt layout design technique of consideration electricity characteristic; To reduce latch-up, this design still uses guard ring to protect the whole electric circuit, improving the credibility of bandgap reference voltage.In the end, this design carried LVS and DRC of verification to the landscape

7、used calibre verification tool that finally designs and passed a verification smoothly.Key Words: Layout; Bandgap reference voltage; Cadence; matching; Symmetry目录 TOC o 1-3 h z u HYPERLINK l _Toc292378060第1章引言 PAGEREF _Toc292378060 h 1HYPERLINK l _Toc2923780611.1选题背景及意义 PAGEREF _Toc292378061 h 1HYPE

8、RLINK l _Toc2923780621.2国内微电子发展状况 PAGEREF _Toc292378062 h 1HYPERLINK l _Toc292378063第2章Bandgap简介 PAGEREF _Toc292378063 h 3HYPERLINK l _Toc2923780642.1 什么是Bandgap PAGEREF _Toc292378064 h 3HYPERLINK l _Toc2923780652.2 Bandgap的原理 PAGEREF _Toc292378065 h 4HYPERLINK l _Toc2923780662.3 Bandgap的应用 PAGEREF

9、_Toc292378066 h 6HYPERLINK l _Toc292378067第3章 Virtuoso工具及版图绘制 PAGEREF _Toc292378067 h 8HYPERLINK l _Toc2923780683.1 Cadence 软件介绍 PAGEREF _Toc292378068 h 8HYPERLINK l _Toc2923780693.2 Virtuoso工具的使用 PAGEREF _Toc292378069 h 10HYPERLINK l _Toc2923780703.2.1建立版图库 PAGEREF _Toc292378070 h 10HYPERLINK l _To

10、c2923780713.2.2层选择窗的设置 PAGEREF _Toc292378071 h 13HYPERLINK l _Toc2923780723.2.3版图编辑窗的设置 PAGEREF _Toc292378072 h 14HYPERLINK l _Toc2923780733.2.4Virtuoso的常用快捷键 PAGEREF _Toc292378073 h 16HYPERLINK l _Toc292378074第4章Bandgap的版图设计 PAGEREF _Toc292378074 h 17HYPERLINK l _Toc2923780754.1版图设计中的相关主题 PAGEREF _

11、Toc292378075 h 17HYPERLINK l _Toc2923780764.1.1器件的匹配规则 PAGEREF _Toc292378076 h 17HYPERLINK l _Toc2923780774.1.2匹配管子的版图设计 PAGEREF _Toc292378077 h 22HYPERLINK l _Toc2923780784.1.3电阻版图设计 PAGEREF _Toc292378078 h 25HYPERLINK l _Toc2923780794.1.4倒比管版图设计 PAGEREF _Toc292378079 h 26HYPERLINK l _Toc2923780804

12、.1.5双极型晶体管版图设计 PAGEREF _Toc292378080 h 27HYPERLINK l _Toc2923780814.1.6电容版图设计 PAGEREF _Toc292378081 h 28HYPERLINK l _Toc2923780824.2全局规划（floor plan） PAGEREF _Toc292378082 h 31HYPERLINK l _Toc2923780834.2.1模块摆放 PAGEREF _Toc292378083 h 31HYPERLINK l _Toc2923780844.3整体布线 PAGEREF _Toc292378084 h 33HYPER

13、LINK l _Toc292378085第5章Bandgap电路版图验证 PAGEREF _Toc292378085 h 34HYPERLINK l _Toc2923780865.1版图验证的概述 PAGEREF _Toc292378086 h 34HYPERLINK l _Toc2923780875.2版图的DRC验证 PAGEREF _Toc292378087 h 35HYPERLINK l _Toc2923780885.3 版图的LVS验证 PAGEREF _Toc292378088 h 39HYPERLINK l _Toc292378089结束语 PAGEREF _Toc2923780

14、89 h 44HYPERLINK l _Toc292378090参考文献 PAGEREF _Toc292378090 h 45HYPERLINK l _Toc292378091致谢 PAGEREF _Toc292378091 h 46HYPERLINK l _Toc292378092附录 PAGEREF _Toc292378092 h 48HYPERLINK l _Toc292378093外文资料原文 PAGEREF _Toc292378093 h 51第1章 引言1.1选题背景及意义随着IC工艺的发展,在模拟电路和数模混合电路中,片内集成的基准源电路已被普遍采用,它是集成电路中的一个重要模块

15、。产生基准的目的是建立一个与电源波动和工艺无关、具有确定温度特性的直流电压或电流。为了提高电路的性能对基准源的要求越来越高。而相应的版图设计也是至关重要的，它直接关系到基准源性能的好坏。集成电路版图设计是连接集成电路工艺的桥梁，它在集成电路发展过程中起着重要作用。随着特征尺寸的不断减小，使得版图设计中需要考虑的问题越来越多，对版图设计人员的要求也越来越高。研究本课题从基础入手，一方面是电路和版图理论知识的学习，另一方面是EDA工具的应用实践，理论与实践相结合能够帮助我轻松了解IC后端设计的全过程，熟练运用Cadence工具进行版图设计和验证以及掌握版图设计的基本方法和技巧。这将对所学知识的巩固

16、和今后从事相关工作有很大帮助。1.2国内微电子发展状况随着全球信息化、网络化和知识化经济浪潮的到来，集成电路产业的战略地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。特别是近几年来，在世界半导体产业环境不断改善，集成电路的性能以惊人的速度向快速和微型方面发展，其发展潜力、高技术含量和广阔的市场都令人叹为观止。与此同时，中国集成电路产业也已经开始快速发展，正在努力向世界技术前沿靠拢。也就是说，我们中国的IC产业已经初具规模，并且正处在一个摆脱一味只是集中在制造和消费方面而向核心技术领域转型的一个关键阶段，所有的IC精英们正在齐心协力打造中国自己的“中国芯”

17、，争取早日扭转在内核技术上受制于人的局面，这是每一个IC精英义不容辞的责任，同时也是产业调研的最大目的。随着我国国民经济的持续高速增长,蓄势多年的我国IC产业出现了勃勃生机,呈现群体发展态势。我国在2002年底前,共有3条8英寸生产线,6条6英寸线,6条5英寸线,10条4英寸线。2003年正在建设的有5条8英寸线,2条6英寸线。正在筹建的有1条12英寸线,8条8英寸线,6条6英寸线,1条5英寸线。这些生产线的建立将有助于缩小我国与世界先进水平的差距。目前我国 IC 芯片制造企业有49家,其中综合制造企业40家,委托加工6家,相对集中在长江三角洲地区、京津地区和珠江三角洲地区。近几年我国IC产业

18、取得了一定的进步,2001 年国产IC的产我国的集成电路(IC)产业近年来发展非常迅速，对IC设计人才的需求日益趋膨胀，尤其在版图设计方面的人才更是紧缺，因此，版图设计的培养就越来越迫切。第2章Bandgap简介本章主要介绍Bandgap的基本知识。首先给出Bandgap的定义；然后对其原理及运用进行说明，重点讲述带隙基准源的原理；最后用具体例子阐述基准源的实际应用。本章是本课题的一个理论基础，具有一定的电路知识将对后面的版图设计有较大帮助。2.1什么是BandgapBandgap voltage reference中文翻译为带隙基准电压源，也常常有人简单地称它为Bandgap。是利用一个与温

19、度成正比的电压与二极管压降之和，二者温度系数相互抵消，实现与温度无关的电压基准。因为其基准电压与硅的带隙电压差不多，因而称为带隙基准。实际上利用的不是带隙电压。现在有些Bandgap结构输出电压与带隙电压也不一致。模拟电路广泛的包含电压基准和电流基准。这种基准是直流量，它与电源和工艺参数的关系很小，但与温度的关系是确定的。产生基准的目的是建立一个与电源和工艺无关，具有确定温度特性的直流电压或电流。在大多数应用中，所要求的温度关系采取下面三种形式中的一种：1）与绝对温度成正比；2）常数Gm特性，也就是，一些晶体管的跨导保持常数；3）与温度无关。要实现基准电压源所需解决的主要问题是如何提高其温度抑

20、制与电源抑制，即如何实现与温度有确定关系且与电源基本无关的结构。由于在现实中半导体几乎没有与温度无关的参数，因此只有找到一些具有正温度系数和负温度系数的参数，通过合适的组合，可以得到与温度无关的量，且这些参数与电源无关。2.2 Bandgap的原理Bandgap广泛应用于电源调节器、AD和DA转换器、数据采集系统，以及各种测量设备中。它的原理是通过合理的电路设计，设法利用正、负温度系数相互抵消来补偿Vbe随温度变化对输出电压的影响，以获得接近零温度系数的基准源。它可以在温度和电压不稳定的环境中保持稳定的参考电压，被广泛运用于模拟电路及数模混合信号集成电路中。图2-1为带隙基准电压源的原理示意图

21、。双极性晶体管的基极-发射极电压VBE，具有负的温度系数，其温度系数一般为-22 mVK。而热电压VT具有正的温度系数，其温度系数在室温下为十0085 VK。将VT乘以常数K并和VBE相加就得到输出电压VREF：将式(1)对温度T微分并代入VBE和VT的温度系数可求得K，它使VREF的温度系数在理论上为零。VBE受电源电压变化的影响很小，因而带隙基准电压的输出电压受电源的影响也很小。传统带隙基准源结构能输出比较精确的电压，但其电源电压较高(大于3 V)，且基准输出范围有限(12 V以上)。要在18 V以下的电源电压得到12 V以下的精确基准电压，就必须对基准源结构上进行改进和提高。图2-1 带

22、隙基准源原理示意图 图2-2 典型的CMOS带隙基准电压源2.3 Bandgap的应用几乎在所有先进的电子产品中都可以找到基准源，它们可能是独立的、也可能集成在具有更多功能的器件中。比如：在数据转换器中，基准源提供了一个绝对电压，与输入电压进行比较以确定适当的数字输出。在电压调节器中，基准源提供了一个已知的电压值，用它与输出作比较，得到一个用于调节输出电压的反馈。在电压检测器中，基准源被当作一个设置触发点的门限。下面再举两个更具体的例子来加以说明。例：ADC中的基准电压源ADC就是“模拟数字转换”的意思，如果要把模拟信号量化，就要有一个量化标准。比如16位的ADC可以量化出来65536个电平级

23、别，但是每一级实际对应的电压在不同的基准源下就不一样了。 如果使用3.2768V的基准源，允许正负输入的情况下，那么每个量化级所表示的电压相差0.1mV，即0.0001V，但同样的环境，基准源是6.5536V的话，则每级相差0.2mV了。从ADC的原理上来说，以常见的SLOPE法为例，都是要通过以保持中的信号电压向电容充电后进行放电，并把这个时间与基准源充电后的放电时间进行比较而得到的，没有基准源，就无法知道本次放电时间对应的电压是多少了。此例中基准源给ADC电路提供了一个参考电压，基准源的精度越高，ADC量化模拟信号的精度也就越高。第3章 Virtuoso工具及版图绘制本章是本课题的一个重点

24、，主要介绍版图绘制工具Virtuoso的使用以及版图设计中的相关主题。所谓版图就是在制造集成电路时使用的掩膜版上的几何图形，它是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。集成电路的版图设计是指根据电子电路性能的要求和制造工艺的水平，按照一定的规则，将电子线路图设计成为光刻掩膜版图。版图设计是连接电路系统和制造工艺的桥梁，是发展集成电路必不可少的重要环节。3.1 Cadence 软件介绍Cadence是CADENCE公司生产的集成电路设计产品的总称，是具有强大功能的大规模集成电路设计辅助设计系统。作为流行的EDA设计工具，Cadence可以完成各种电子设计，

25、包括ASIC设计，FPGA设计和PCB设计。它是全球最大的电子设计技术(Electronic Design Technologies)、程序方案服务和设计服务供应商之一。Cadence公司还提供设计方法学服务，帮助客户优化其设计流程；提供设计外包服务，协助客户进入新的市场领域。自1991年以来，该公司已的销售业绩一直占据EDA行业的第一位置。Cadence版图设计工具 Virtuoso Editor是一个包含电路设计、仿真验证、版图绘制、数据导入导出等多种设计工具的综合性设计平台。它支持参数化单元，是一个很好的特性。Cadence集成了版图验证工具diva，即本设计所使用的版图验证工具。Vir

26、tuoso定制设计平台是一个全面的系统，能够加速差异化定制芯片的精确设计。 个人消费电子和无线产品已经成为当今世界电子市场的主导力量。这些设备对于新功能和特性的无止境的要求促进了RF、模拟和混合信号应用设备的前所未有的发展。为创造满足该需求的新产品，IC设计师必须掌握精确的模拟数值电压、电流、电荷，以及电阻与电容等参数值的持续比率。这就是企业采用定制设计的时候。 全定制设计在让性能最大化的同时实现了面积和功耗的最小化。尽管如此，它需要进行大量的手工作业，需要一批有着极高技能的特定的工程师。此外，定制模拟电路对于物理效应更为敏感，而这在新的纳米工艺节点上进一步得以加强。为简化设计定制IC的流程，

27、并将其整合到终端产品中，半导体和系统公司需要精密的软件和流程方法，以达成迅速上市和迅速量产的目标。Cadence Virtuoso定制设计平台提供了极其迅速而保证芯片精确的方式，进行定制模拟、RF和混合信号IC的设计。主要优点 :1）通用数据库上的集成产品，解决了跨越各工艺节点的复杂设计要求 ；2）自动化约束管理有助于维持流程内以及广泛分布于设计链内的设计意图;；3）高速全面的模拟引擎实现约束精炼 ；4）全新的底层编辑器让设计团队可以在芯片实现之前探索多种设计结构 ；5）新的版图布置技术和DFM相结合，提供了尽可能最佳、最具差异化的定制芯片。3.2 Virtuoso工具的使用3.2.1建立版图

28、库1. 在自己的home directory下新建一个项目目录，如jzhus home。在jzhus home下新建layout文件夹。把图层技术文件（ .tf文件）、版图显示文件（.drf文件，注意一定要命名为display.drf）等技术文件拷贝到layout目录下。2. 在layout目录下启动Cadence。3.建library：(1) 在CIW框中点击FileNewLibrary,弹出对话框，如图3-2所示（也可以在库管理器中建库）。填写新库名。图3-1 建立新库在弹出的对话框中有3项关于技术文件的选择。在Technology File选项中选择第一个，即“Compile a new

29、 techfile”，点击“OK”按钮，出现Load Technology File对话框（见图3-2）。在ASCII Technology File文本区输入技术文件名，如xfab.tf，单击“OK”按钮，报告技术文件加载成功。图3-2 加载技术文件(2) 如果需要建单元，选择 Technology File选项中的“Attach to an existing techfile”,出现“Attach Design Library to Technology File”对话框，在Technology Library文本区打开下拉菜单选择需要的技术库，单击“OK”按钮即可完成建库。(3) 对已有

30、的库进行添加时，选择库管理器中EditLibrary Path., 填写库名和路径并保存。或直接在cds.lib文件中加语句“DEFINE 库名路径”。4. 自己的库建好以后，还需要在库中建自己需要的单元。用命令FileNewCell view.，出现“Create New File”对话框（见图3-3）。图3-3 单元库的建立在对话框中，库名选为03_rabbit，本设计是要设计bandgap电路的版图，在Cell Name文本区输入bandgap。将Tool选为Virtuoso，则View Name自动生成Layout，点击“OK”按钮，屏幕则会弹出版图编辑窗（virtuoso Layou

31、t Editing）和层选择窗（LSW）。如图3-4所示。图3-4 层选择窗和版图编辑窗3.2.2层选择窗的设置1. 设置层符号在层选择窗（LSW）中，点击EditSet Valid Layers., 出现如3-5图的对话框。点选某图层符号右边的小正方形，决定是否将该图层符号显示在LSW上。选EditSave可对设置进行保存。图3-5 Set Valid Layers对话框2. 设置层符号的颜色和图案在LSW中，点击EditDisplay Resource Editor, 出现如图3-6的对话框。图3-6 Display Resource Editor对话框在Application设置为Vir

32、tuoso，在Tech Lib Name中选择技术库，对话框中就出现了层图形符号。LSW中每一层填充的类型、填充的颜色、外框颜色、点画和线型都可以分别进行设置，设置完点击filesave进行保存。LSW上还有AV、NV、AS和NS四个并排按钮。其中AV设置各层全部为可视，NV设置各层为不可视，AS设置所有层都可选，NS设置各层全部不可选。3.2.3版图编辑窗的设置Options菜单对于版图编辑窗的设置有很重要的作用，它们可以控制当前窗口的特性和正在运行的应用。其中，Display的设置只影响实际窗口，而Layout Editor的设置则影响整个版图编辑窗。下面简单介绍一些常用选项：图3-7 D

33、isplay Options对话框1. Display Options (1) Display Controls区内选项控制所画单元目标的出现和命令的特性。如：Dynamic Hilight动态高亮度，Array DisplayFull表示显示阵列中的全部Instance。(2) Grid Controls该区设置格点属性。Minor Spacing和Major Spacing设置可视格点距离。X Snap Spacing和Y Snap Spacing设置X轴和Y轴方向显示的距离，用直尺测量尺寸时的最小单位就是所设置的数据。可以根据不同设计规则设置上面4个选项来帮助版图设计。(3) Snap

34、Modes表示Create和Edit版图时光标移动的方式，包括Orthogonal（正交的）、anyAngle(任意角)、diagonal（对角）、L90XFirst和L90YFirst。2. Layout Editor Options图3-8 Layout Editor Options对话框引力（Gravity）是指画图的时候，如果光标引导某条线向另一条原有的线运动时，只要光标进入该线的引力作用范围，就会受到一个较大力量的作用把光标迅速拉到线上，就像受到引力作用一样。Gravity On默认设置为接通状态，但很多时候需要把它关闭更好些。3.2.4Virtuoso的常用快捷键在Virtuoso

35、使用中，图标栏和菜单栏供用户进行命令操作，如：打散元包（或合成元包）可选择菜单栏中EditHierarchyFlatten（或Make Cell）。同时在Virtuoso中也可以使用快捷键方式。熟练使用快捷键有助于快速准确地绘制所需要的版图。下面就把常用快捷键列于下表。表3-1 Virtuoso常用快捷键快捷键命令快捷键命令I调用元包Ctrl+A全选Shift+X进入元包Ctrl+D取消选择Shift+B退出元包Shift+F显示所有层C复制Ctrl+F显示顶层Shift+Y粘贴F显示所有图形M移动Ctrl+R刷新K标尺Shift+Z视图缩小两倍Shift+F清除标尺Ctrl+Z视图放大两倍S

36、hift+M合并图形Z视图放大Shift+C裁切图形S拉伸U撤销P绘制等宽线PathShift+U重做Ctrl+P插入引脚PinR绘制矩形Q显示图形属性Shift+P绘制多边形L标签工具G开关引力F3显示工具属性Shift+左键加选图形T层切换Ctrl+左键减选图形Esc取消命令Shift+O旋转工具Tab平移视图BackSpace撤销上一点Delete删除F1显示帮助窗口6合成元包F2保存7打散元包F3显示所选取工具的属性N斜45度对角+正交第4章 bandgap的版图设计4.1版图设计中的相关主题4.1.1器件的匹配规则在模拟集成电路中有很多地方需要器件有很好的对称性，即匹配（Match）

37、。例如，差分电路就是一种需要高度匹配的电路，如果失配，则会产生输入参考失调电压，减小共模抑制比以及影响其他指标，从而降低整个电路的性能。简单的讲，若两器件周围的环境是一致的，就可以说它们是匹配的。需要Match的器件：电流镜（包括MOS和电阻），差分对，电压/电流基准,用于分压的电阻（AD/DA），用于电流比例设定的电阻，用于运放加/减比例设置的电阻等。 匹配是模拟电路版图设计中重要的技巧之一，通常采用的匹配规则如下：1. 把匹配器件相互靠近放置这样，无论衬底材料的均匀性、掩膜版的质量及芯片加工对它们的影响都可认为是相同的。2. 保持器件相同方向图4-1 差分对管版图如图4-1a所示差分对管，

38、如果这两个MOS管按图4-1b沿不同方向放置，由于在光刻及圆片加工的许多步骤中沿不同轴向的特性大不一样，就会产生很大失配。因而图4-1c和4-1d的方案似乎更合理。而两者之间的选择是由一种称为“栅阴影”的细微效应决定的。为了避免离子注入工艺沟道效应，在进行源/漏区离子注入时通常把注入方向倾斜7左右。这样栅就会阻挡一部分离子，形成阴影区。图4-1c，它们不会因为阴影而导致不对称，结构比4-1d更好些。3. 器件分段连接，每段尺寸大小相同，选择中等值为一段例如，2个电阻要求匹配，阻值分别为2K、8K，则把2k的电阻设计成两个4k电阻并联，8k电阻设计成两个4k电阻串联。又如电流镜要求MOS管1：2

39、的效果，就用两个完全相同的MOS管并联来代替单独一个宽长比为2倍的MOS管。4. 增加虚拟器件（Dummy）在要求高度匹配的情况下，为使器件周围的环境完全相同可以加一些虚拟器件。如图4-2。图4-2 增加Dummy管如果只有M1、M2管，则M1漏区的左边是场区， M2漏区的左边是M2管，而M1源区的右边是M2管，M2源区的右边是场区，M1和M2左右环境不同。如果加上Dummy管，M1和M2左右的环境就一致了。5. 共质心如图4-3的差分对管中，为使输入失调电压较小，这两个晶体管的宽度都比较大，但沿X轴方向的梯度会引起失配。图4-3离子浓度梯度对差分对管的影响为了减小这种由离子浓度梯度引起的失配

40、，可以采用“共质心”的布局方法。如图4-4所示。图4-4 共质心版图6. 器件采用指状交叉布线方式线性梯度效应也可像图4-5所示的办法，通过“一维”交叉耦合得到抑制。图4-5 一维交叉耦合下面我们把所有规则综合起来用，具体看两个例子：1、电阻匹配：(1) 经验值（0.5um）宽度：最窄2um，仅用于无需任何阻值精度要求的大电阻；需匹配的一般46um。长度：5060um左右为佳，太长易断。(2) Dummy电阻的连接：自身需短接。如果是Pbase电阻，应该将其接到低电位，若为N阱电阻，最好接到高电位。对于多晶硅电阻而言，则无所谓，可以将其做为一个连接通道（金属）图4-6 电阻匹配2、考虑匹配设计

41、的差分对如图4-7，采用指状交叉布线结构，可将源漏共享，Dummy器件栅、源均接衬底电位。但这样做需要修改网表。特别注意，任何版图设计者均不能修改网表内容，应交于电路设计者修改。若Dummy器件不共用则无需修改网表图4-7考虑匹配设计的差分对(1)(2) 如图4-8，采用共质心设计，未加Dummy管，但增加了Dummy孔。图4-8考虑匹配设计的差分对(2)4.1.2匹配管子的版图设计Bandgap电路是电源电路中的核心电路，而差分管则是bandgap中最基本的匹配要求最高的管子。版图工程师在画设计版图时，差分管是最先设计的。本设计中有一对差分管，如4-9所示：图4-9 差分管原理图设计差分管时

42、，需要高精度的匹配，保持它们周边的环境一致，并加上保护环，减小外界对它的干扰，那样才能保证良好的电路性能，一般情况下，差分管的输入信号最好不要与输出信号交叉。因为输出信号可能干扰输入信号，进而影响输出信号的精度。差分管一般采用二维匹配加DUMMY的方式，其匹配的形式如图4-10所示：图4-10 差分管版图电流镜相对差分管而言，匹配要求不需要那么严格在设计版图时，一般是在方便连线的基础上去匹配管子，较常用的匹配方式为AABB，其版图结构如图4-12所示：图4-11 电流镜原理图图4-12 部分电流镜版图图4-13 部分nmosia原理图图4-14 nmosia版图4.1.3电阻版图设计设计电阻时

43、，多晶栅经常被选作为电阻的材料，因为这种材料的电阻相对较大，电阻率和宽度被严格控制，而且最终电阻所占的面积没有限制。用扩散杂质法制作的这类电阻精度不高，主要用作存储器存储单元的负载电阻，它要求高的阻值，但允许阻值有较大的偏差；若用离子注入掺杂工艺，则电阻的精度可以提高。集成电路制造中，电阻值的误差很大，为了减小电阻比值的误差，对电阻进行了对称的排列。相对于蛇形电阻较少了端头电阻、拐角电阻等非理想因子的影响，并且更容易匹配和布局。同时，为了减小周围环境的影响，在电阻的周围加了dummy，这样就提高了电阻的匹配度。在进行电路设计和版图设计时，尽量使其具有比值的关系，能够通过版图匹配技术，使其保持比

44、较精确。从前面分析可以知道，电阻间的比值误差对电路的温度补偿特性具有很大的影响。本设计中的电阻多为poly1电阻，也有少量的poly0电阻，其中分压电阻（poly1）采用了匹配方式设计，上下左右都加了dummy，如图4-15所示图4-15 电阻匹配版图4.1.4倒比管版图设计 在CMOS工艺中，当W/L1的MOS管称为倒比管。倒比管的导通电阻比较大，在电路中一般当上拉电阻或下拉电阻使用。如果用它作上拉电阻，就用栅极接地的PMOS管，如果作下拉电阻就用栅极接电源的NMOS管。无论作上拉还是下拉电阻，它们一直都是导通的，由于宽长比很小，MOS管的导通电阻比较大，消耗的功率并不多，而且还可以通过减小

45、宽长比来降低功耗。 倒比管的版图的通常是设计人员手动设计，它的有源区一般不设计成矩形而是U形或反S形，如图4-16的结构，有源区的宽度就是倒比管的沟道宽度，被多晶硅覆盖的源/漏区之间的距离为MOS管的沟道长度L。图4-16 倒比管的版图 （a图为U形电阻，b图为反S形电阻） 本设计中的倒比管W/L比较大，所以采用了类似与S形的结构（如图4-17），它在电路中起上拉电阻的作用。图4-17 倒比管版图4.1.5双极型晶体管版图设计双极型晶体管比MOS管有更好的电压匹配特性。双极型晶体管的高跨导使得单极具有更大的增益，从而减少了需要的匹配晶体管数目。相同精度的匹配双极型晶体管的所占用的面积小于匹配M

46、OS晶体管。双极型晶体管在大多数电路都要求匹配，它们的匹配多采用简单的整数比例，比如1：2；2：1；4：1；8：1，这些比例很容易通过集成多个相同单元器件获得。图4-18为本次设计的匹配的PNP管，采用的是8：1面积比的匹配结构，这种结构为33的阵列，Q1放置在阵列的中央，同时，8个等面积的并联PNP管环绕着Q2组成Q1，以增强Q1与Q2的匹配性。图4-18双极型晶体管版图4.1.6电容版图设计MOS集成电路中的电容几乎都是平板电容，常用的有：双层多晶硅组成的电容、多晶硅和扩散区组成的电容、金属和多晶硅组成的电容。 对版图设计来说，电容的定义和来源是需要理解的重要概念。在一些特殊的设计中，电路

47、原理图上需要有电容，但是，通常优化一个版图设计的重点是使不同版图结构中的固有的寄生电容最小化。本设计版图中的电容为多晶硅电容，其版图的主要构成层为：Poly1层和Poly0层。用Poly1做电容的上极板，Poly0做电容的下极板。这种电容通常位于场区，多晶硅下极板与衬底之间的寄生电容比较小。图4-19 电容版图示意图4.2全局规划（floor plan）所谓全局规划就是在设计模块版图之前，就把整体版图的形状、面积，大致的规划好，这就好比建一座城市，在建它之前就需要把整个城市的布局规划好。有了这个floor plan（如4-20所示），我们的版图设计就能有条不紊的进行下去。图4-20 DCDC芯

48、片规划图4.2.1模块摆放摆放模块时，需要考虑每个功能模块在版图中的位置和方向、压点分布、电源线、底线、以及主要信号线走向等问题。对于总体布局基本要求是使得总版图尽量为正方形，这样才是最紧凑，也最节约空间（因为最后切片时一般将芯片切成正方形状）。在布局的过程中，首先确定电路中最主要模块的位置，然后以最主要模块为中心摆放主要模块和次要模块，在摆放过程中还要注意连线问题，把连线较多的两个或几个模块尽量靠近。以本设计的版图为例，版图中分为16个模块，其中差分管和BJT管为最主要的模块，当它们的方向位置和面积确定以后，再在它们的基础上摆放电流镜，最后摆放电容和数字模块并仔细考虑了每个模块的连线问题和它

49、可能出现的问题。图4-21为本设计摆放后的版图。 图4-21 全部模块摆放后的整体版图4.3整体布线在设计高精度和高速度电路的时候，必须考虑许多与连线有关的问题。一般连线要尽量的短，如果线太长，可能会导致时间延迟、电路驱动能力不足、天线效应、功能失效等一系列的问题；连线要适当的宽一些，如果太窄了，可能会导致供给不足和电迁徙效应；敏感信号线要与噪声信号线分开走线，输入信号线尽量不要和输出信号线交叉。图4-22是本设计中已经完成布线的总版图。第5章 Bandgap电路版图验证在IC设计中，版图设计完成后的下一个步骤就是版图验证，版图验证的任务是检查版图中可能存在的错误。随着IC的高集成化和复杂化，

50、版图验证的重要性也更加凸显出来。5.1版图验证的概述版图设计的各种错误可以分成两类。第一类是违反几何设计规则的错误。在集成电路掩模制造过程中由于制造设备等的分辨能力的限制，要求版图的几何图形满足一定的尺寸要求。为此对每个工艺线都会制定相应的几何设计规则，如果违反这些规则，就会导致芯片无功能或成品率下降。相应的检查工具称为设计规则检查工具(Design Rule Check, DRC)。第二类是指版图与原理图一致性比较的错误。在版图设计过程中可能出现电路连接性错误和电学性能上的错误。检查此类错误的工具称为LVS工具（Layout Versus Schematic）。 在版图验证工具中有时会提到E

51、RC（Electronic Rule Check）检查，一般来讲，ERC并不是一个单独的工具，它往往嵌在LVS工具中，因此，在本文中版图验证工具的描述以DRC和LVS为核心内容，ERC的内容将在LVS中体现。图5-1 版图验证流程示意图5.2版图的DRC验证设计规则是集成电路版图各种几何图形尺寸的规范，DRC是在产生掩模版图形之前，按照设计规则对版图几何图形宽度、间距及层与层之间的相对位置（间隔与套准）等进行检查，以确保设计的版图没有违反预定的设计规则，能在特定的集成电路制造工艺下流片成功，并且具有较高的成品率。不同的集成电路工艺具有与之对应的设计规则，因此设计规则检查与集成电路的工艺有关7。

52、本设计中使用calibre验证工具作为版图的DRC检查，下面介绍了DRC验证的步骤。2在菜单栏选择calibre栏目，再选择Run DRC选项，弹出5-2所示的nmDRC窗口，然后在rule选项里面选择drc规则文件的路径。图5-2 选择drc文件的路径2.点击Run DRC选项，calibre软件自动运行，如果版图违反了设计规则，则会弹出图5-3的错误报告，然后点击规则错误报告里的每一个错误，版图中会显示相应位置的错误提示，如图5-4所示：图5-3 DRC错误报告图5-4 对应版图的错误报告当把DRC错误报告里的错误改正完以后，再用calibre验证文件检查，最后会弹出如下图的报告：图5-5

53、 改正完错误后的报告5.3 版图的LVS验证LVS一般包含两个步骤，第一步是从版图中提取器件的信息和链接关系。第二布是比较，大部分工具在比较过程中使用两个网表，一个是从 版图中找到的器件的网表，第二个电路图中产生的网表，然后对这两个网表进行比较。本版图设计使用calibre工具进行了LVS的验证，具体步骤如下：1在菜单栏选择calibre栏目，再选择run LVS选项，弹出5-6所示的窗口，然后在rule选项里面选择drc规则文件的路径。图5-6 Run LVS步骤图5-7 填写LVS的路径名2点击图5-7中的Run LVS选项，calibre工具开始运行，最后弹出错误报告，如果有错误时，则会

54、出现图5-8的错误报告。图5-8 LVS有错时的报告界面3查看错误信息，可以点击图5-9中的LVS RVE界面的错误选项，则有详细的错误说明，也可以查看LVS Report File界面的错误报告。图5-9 LVS的错误报告4双击LVS RVE界面的LAYOUT NAME中的错误报告，在版图中相应的错误连线及管子会被点亮（如图 5-10），这有助于查找错误。图5-10 LVS检查5根据错误报告仔细检查版图上的错误，并改正，然后再重新进行LVS验证，直到LVS报告出现图5-11的笑脸时，说明LVS验证已经通过。图5-11 没有错误的LVS报告界面结束语本设计基于Cadence 版图设计软件平台，

55、采用 XFAB0.6m CMOS 工艺设计。对bandgap电路进行了版图设计与验证，其中涉及到了一些器件匹配技术，比如差分管的交叉匹配，加dummy器件，BJT管8：1匹配；也使用了一些抗干扰技术，比如给敏感模块加Guard Ring，而且敏感模块要远离噪声模块；尽可能的多打衬底接触孔和阱电位接触孔，防止闩锁效应；考虑了模块的摆放位置，做到连线尽量的短和少。本版图设计根据bandgap电路的具体情况，设计出的版图基本达到了匹配和抗干扰能力的要求 ，并通过DRC和LVS，顺利的完成了bandgap的版图设计与验证。参考文献1 Dan Clein. CMOS 集成电路版图概念、方法与工具.北京：

56、电子工业出版社,2006.20,172.2 曾庆贵.集成电路版图设计.第一版.北京：机械工业出版社,2008.90，2072103朱正涌.半导体集成电路.北京:清华大学出版社,2001.244.4维库网. CM0S带隙基准电压源设计5汪宁，魏同立.一种具有高电源抑制比的提供好CMOS带隙基准电压源J.微电子学， 2004.34(3):330333.6成都国微版图资料.版图设计简述.7 Alan Hastings 著,张为 译.模拟电路版图艺术.第二版.北京：电子工业出版社,2008.327.8 廖裕评,陆瑞强.Tanner Pro集成电路设计与布局实战指导.北京:科学出版社,2007.24.9

57、 程未，冯勇建，杨涵.集成电路版图（layout）设计方法与实例J.现代电子技术,2003，26(3)：757810 Cadence使用参考手册（英文版）致 谢这篇论文到今天终于圆满完成，其中的酸甜苦辣其味无穷，在这期间遇到过很多的坎坷，但最终还是得以克服，这就使我学到了丰富的专业知识，在即将走进社会大门接受工作岗位之前，能有这么一次锻炼的好机会，我将信心十足的去面对社会的各种挑战。在这里我要感谢我所在单位版图组的组长羊军，在我做毕设期间，为我提供了很多指导与帮助，对我的毕设提出了很多宝贵的建议，让我在规定的时间里能够更好的完成设计和论文。感谢你的支持和帮助。感谢大学四年所有教导过我的老师，您

58、们无私的教学使我受益良多。谢谢您附 录XFAB0.6umCMOS设计规则：在集成电路生产过程中，根据工艺水平和成品率要求，给出一组同一工艺层和不同工艺层之间几何尺寸的限制作为版图设计时必须遵循的规则，这种规则通常称为版图设计规则（Design Rule）。这些规则一般定义了某个图层中几何图形的最小宽度、最小间距以及不同图层之间的最小延伸距离、最小覆盖距离和最小交叠间距等。电路设计师一般都希望电路设计得尽量紧凑。而工艺工程师却希望是一个高成品率的工艺。设计规则是使他们两者都满意的折衷。设计规则是良好的规范文献，他列出了元件（导体、有源区、电阻器等）的最小宽度，相邻部件之间所允许的最小间距，必要的

59、重叠和与给定的工艺相配合的其他尺寸。对于一种工艺，当确定其设计规则时，要考虑的因素有掩膜的对准、掩膜的非线性、片子的弯曲度、外扩散（横向扩散）、氧化生长剖面、横向钻蚀、光学分辨率以及他们与电路的性能和产量的关系。设计规则规定了在掩膜板上每个几何图形如何与彼此有关的另一块掩膜版上的图形水平对准。除了明确指出的不同点以外，所有的规则是指相应几何图形之间的最小间隔。一种设计规则是直接用微米数表示最小尺寸。但是即使是最小尺寸相同，不同公司不同工艺流程的设计规则都不同，所以我们在设计之前就得确定使用哪个工艺厂的工艺，以下是介绍XFAB0.6um工艺的设计规则。 XPAB0.6um硅栅CMOS设计规则NW

60、RuleMinimum NWELL width4.0Minimum NWELL spacing/ notch4.8DIFFRuleMinimum DIFF width0.6Minimum DIFF spacing/ notch1.2Minimum NDIFF spacing to NWELL1.8Minimum NDIFF_A spacing to HOT_NWELL4.0Minimum NWELL enclosure of NDIFF0.4Minimum PDIFF spacing to NWELL0.4Minimum NWELL enclosure of PDIFF1.8IMPRuleMi