小型化智能设备EMC仿真分析

1、小型化智能设备EMC仿真分析EMC仿真必要性ANSYS EMC多层次解决方案新版软件技术特征多层次EMC分析案例2主要内容EMC设计挑战电子设备与系统的特点高速化更高速的信号跳变速度更不稳定的电源供电更强烈的干扰源复杂化数模混合集成包含PCB、背板，封装、连 接器的通道复杂化复杂的IO设计多射频干扰环境小型化更小的设计空间更低的设计功耗系统高密度集成3ANSYS EMC多层次解决方案行为级系统仿真（EMIT）预测复杂射频（RF）环境中电磁干扰典型问题Tx/Rx对的带内和带外干扰效应共址干扰分析结构电磁场仿真（HFSS&Maxwell&Q3D）只需计算结构的电磁特性来优化EMC性能典型问题机箱屏

2、蔽效能与谐振分析天线布局与互耦ESD放电位置和瞬态场分析线缆干扰与辐射电磁场与电路/系统协同仿真（ANSYS CPS）考虑结构的电磁特性和电路特性影响仿真模型数据完整性，提供虚拟测试保真度典型问题从芯片、封装集合PCB的传导/辐射控制电路噪声滤波与信号频谱分析4统一的操作环境ANSYS 统一的多物理场仿真环境 WorkbenchR16起 全新推出 ANSYS 电子设计桌面系统、电路和三维电磁场仿真之间更紧密集成统一的界面布局和操作习惯工程设计树参数化建模模型前处理材料库求解设置结果后处理场分布显示56场路协同HF: HFSS与Designer 的动态链接EM: Maxwell/Q3D/Simu

3、link与Simplorer 的动态链接SI/PI/EMI: HFSS/SIwave/Q3D与Designer 的动态链接电磁场工具和电路/系统工具之间可实现 双向动态链接与场路协同仿真Down-Top：从部件设计直至完整系统Top-Down：从系统至子系统逐步设计车载ECU系统辐射发射HFSS 设备机箱模型Siwave仿真PCB辐射仪器测试辐射数据场到场数据连接RE 辐射与三维场从部件到系统的数据连接7HFSS 四面体网格HFSS 三角面元网格HFSS 3D Layout Phi网格技术 高效处理复杂PCB和封装自动且精确的自适应网格剖分所有的场仿真软件都具备，用户可专注于产品设计，无需重复

4、验证仿真结果Q3D 网格Maxwell 2D 网 格Maxwell 3D 网 格曲面型网格单元更好剖分曲面结构三维组件功能，可实现组件装配与网格复用自适应网格剖分极易用，且确保结果准确8稳健的剖分算法，自动得到精确的网格共形的网格单元，可完美表征几何结构 自适应剖分迭代，确保准确的仿真结果ElectromagneticsFluid DynamicsStructural Mechanics2.003.004.005.007.008.006.00Time ms123.75140.00160.00180.00200.00MnotweN Y1Time (ms)Torque (Neter)Single

5、physics simulation, assuming a magnet temperature of 22C3-way Multiphysics simulation shows that theactual magnet temperature: 53C16% drop inpredictedperformance电磁热力、形变在ANSYS Workbench平台，只需 拖放就能实现方便快捷的耦合仿真 和自动数据传递，实现电磁和结构、流体的耦合仿真，进行散热设计 和热应力仿真多物理场耦合拓展9多射频系统干扰仿真EMIT、HFSS&SBR+ 与 RF Option 为射频干扰仿真提供了无缝

6、工作流程，开启了全新的应用领域：HFSS与/Savant 计算空间电磁耦合，EMIT 构建包括装载环境的多射频系统场景模型RF Option 可提供无线和部件的性能数据，补充 EMIT 内置参数化模型库EMIT 则提供了完整的仿真框架，实现复杂 RFI 效应的场景级建模、预估与缓解SHFSS&SBR 获得电磁耦合矩阵EMIT 中构建完整的多RF系统场景RF Option 提供更 多无线模型11EMIT 主要功能管理系统性能数据仿真RFI/EMI 效应定位RFI/EMI 的根本原因解决RFI/EMI 问题12案例：手机多射频系统干扰分析手机加载Cellular、 WiFi、GPS三个通信系统，可

7、在电 磁场分析工具Savant中进行 手机载体和天线本体的建模HFSS/SBR+计算得到的三个天线间相互的耦合量13案例：手机多射频系统干扰分析Savant计算得到的天线场图和天线 之间耦合量数据导入EMIT14EMIT中1对1和N对1分析结果案例：手机多射频系统干扰分析1-ON-1 Analysis15N-ON-1 AnalysisCellular发射干扰WiFi接收GSM 800/900频段的基波造成带外干扰（红色箭头）GSM 800/900频段的三次谐波造成带内干扰（绿色箭头）Cellular+WiFi发射干扰GPS接收GSM和WiFi之间的二次交调产物是造成GPS带内灵敏度受扰的根本原

8、因：2412MHz 849MHz = 1563MHz案例：手机多射频系统干扰分析Cellular发射带通滤波器：阻止带外的WiFi信号进入PA，消除 二阶交调产物对GPS通道的干扰；减小GSM的高次谐波，消除对WiFi 接收通道的干扰；WiFi接收带通滤波器：消除Cellular基波带来的带外干扰；1617电磁泄露/HFSS线缆辐射/串扰耦合 HFSS/Q3D结构电磁场EMC仿真结构体本征谐振/HFSS多角度的EMC优化分析结构体屏蔽性能/HFSS案例：线缆RS仿真任意线缆结构模型18线缆RS分析案例1meter普通的平行线缆PCBDB9 连接器当在外界电磁波干扰的环境之下，线缆易形成天线效应

9、，将不需 要的电磁波能量接收下来，形成辐射干扰。19空间场分布普通双线缆感应电流良好接地的屏蔽双绞线缆感应电流500Mhz, 1w噪声干扰下最大感应电流密度约为2A/m未良好接地的屏蔽双绞线缆感应电流500Mhz, 1w噪声辐射下最大感应电流约为零20场线缆耦合的电路干扰21Chip-Package-System 解决方案Chip Power/SignalModel(CPM / CSM)Chip Thermal Model (CTM)Siwave/AEDTANSYS Chip-Package-System FlowsTotem (Analog IP)芯片级解决方案RedHawk (CPA/CS

10、M)PowerArtist (RTL)MaxwellHFSSQ3DIcepakMechanicalSentinel- TI22CPS芯片建模技术23ModelNameCPS ApplicationModel ContentCPMPower Integrity, EMIChip PDN parasitics (RLC), device/transistor switching current (pads), device/signal wire capacitancesCSMSignal IntegrityChip IO buffer models (CIOM), chip IO ring PD

11、NparasiticsCECMSystem ESDChip PDN parasitics, ESD protection device circuitry.CTMThermal IntegrityChip power-temperature library, metallization stack-up, etc.集合CPM模型的板级 EMI 分析Layout-Based Chip Power Models Using RedHawk, Steinecke et al, Infineon.芯片上电源栅格寄生RLC晶体管电流/电容/等效串联电阻SPICE网表格式cps原理CPM导入SIwave电

12、源波动24电路板辐射8Gb/s EYE before and after RXEqualizationEvaluate how signals enter and exit using HFSS, SIwave and Q3DPerform full-system SI + PI analysis with CSM and channel models from SIwaveWith Power NoiseWithout Power NoiseChip Signal Model (CSM):25IO ring PDNIO bufferIO decaps包含CSM模型的高速串行通道电磁耦合并行总

13、线的SSN复杂而密集的并行 总线layout设计， 如DDR系列26DDR并行总线SSN1，选择仿真的信号网络，自动建立Designer仿真电路，无须人工自行建仿真电路27对外辐射分析在Designer完成时域分析得出信号及电源波动情况之后，利用push excitation将实际复杂噪声作为SIWAVE的激励源28噪声辐射分析3米远场辐射强度1cm近场辐射分布辐射分析R18辐射分析29Complete ESD Integrity CoverageIPCell level detailed ESD (Current) checksVisibility down to POD/NOD layer

14、sIdentifies imbalance in current distributionESD-CMM(Physical + ESD electrical model)CECM: Chip ESD Compact Model(Layout parasitics, ESD device models, port current signature)SystemSoC Early to Sign-off Analyses for ESDConnectivity, Robustness, Current DensityFull-chip analysis with distributed proc

15、essingESD 放电电流和芯片PIN脚电压SoCSoC Early to Sign-off Analyses for ESDConnectivity, Robustness, Current DensityFull-chip analysis with distributed processingD2D1Current Density Map30完善的全系统ESD优化建模分析能力，包括芯片级以及PCB板级从芯片到PCB层面复现ESD攻击电流的传播影响可以从芯片层或者封装、PCB层面进行ESD保护设计优化V_SOCChip pinV(t)Chip pin V(t) for different CECM. Higher Cdie results in lower pin residual voltageCECM: Chip ESD Compact