数字锁相环课件

1、第7章 数字锁相环 第1节 全数字环概述第2节 位同步数字环实例第3节 ZC1DPLL的原理与性能第4节 单片集成全数字锁相环第1节 全数字环概述 一、一般构成与分类 全数字环一般组成如图7-1所示。 它由数字鉴相器、数字滤波器与数字压控振荡器(DCO)三个数字电路部件组成。其中数字鉴相器有多种样式，样式不同对环路性能有很大影响。 图7-1 数字锁相环一般组成 1. 触发器型数字锁相环(FFDPLL)该环路利用一双稳态触发器作数字鉴相器，其状态分别受输入信号与本地受控时钟信号的正向过零点触发,产生的置位与复位脉冲状态变化之间间隔就反映着两信号之间相位误差。 2. 奈奎斯特型数字锁相环(NRDP

2、LL)在输入信号进入数字鉴相器之前，先以奈奎斯特速率(固定速率的时钟脉冲)进行抽样，然后再与本地受控时钟信号进行数字相乘，产生数字式相位误差。 3.过零检测式数字锁相环(ZC-DPLL)环路用本地受控时钟脉冲对输入信号的过零点抽样，非零的实际抽样值大小就反映着相位误差，用该相位误差来调节本地时钟信号的相位。 4.超前滞后型数字锁相环(LL-DPLL)这种锁相环的鉴相器将逐周地比较输入信号与本地时钟信号的相位，根据相位的超前或滞后输出相应的超前或滞后脉冲，用变换成加脉冲或减脉冲,对应地调节本地时钟相位。 二、数字环部件电路与原理 下面介绍上述4类数字环中比较典型的部件电路及其工作原理。 1. 数

3、字鉴相器 (1)触发器型鉴相器。图7-2是该型鉴相器的组成示意图。当检测到输入信号正向过零点时，触发器置“1”，而本地参考信号的正向过零点使触发器置“0”复位。 图7-2 触发器型鉴相器 (2) 奈奎斯特速率抽样鉴相器。该型鉴相器组成如图7-3所示。模数变换器(A/D)的抽样率按带通信号的取样定理选择，以使取样后信号含有充分的输入信号相位信息。 图7-3 奈奎斯特速率抽样鉴相器 (3) 过零取样鉴相器。这种鉴相器有两种形式，一种是正过零点取样，如图7-5所示。这种正过零点取样鉴相器是所有数字鉴相器中最简单的,而且易于实现。另一种则在正负过零点都取样，如图7-6所示。 图7-4 用于FM解调的N

4、R-DPLL组成方案 图7-5 正过零取样鉴相器 图7-6 双向过零取样鉴相器 (4)超前滞后取样鉴相器。图7-7是用一个简单二元鉴相器表示的这种鉴相器。通过输入信号与本地参考信号(或受控钟脉冲信号)之间比相,形成超前或滞后脉冲输出。超前脉冲意味着本地参考信号相位落后,e0,故超前脉冲作用将使本地参考信号相位提前;滞后脉冲表示e0,其作用是使本地参考信号相位推后。 图7-7 简单二元鉴相器 图7-8上的中相积分抽样清除电路是用来判断DCO输出与码元转换边沿之间相位关系的。例如,中相积分区间跨在从正到负的两个码元之间,而积分结果为正,说明DCO时钟超前;积分结果为负,说明DCO时钟滞后;积分结果

5、为零,相位准确对准。 由于鉴相器输出是二值脉冲,常后接一种序列滤波器来平滑其中的起伏,消除噪声起伏造成的环路误动作比较方便。有两种形式序列滤波器,一种叫“N先于M”滤波器。如图7-9所示;另一种叫“随机徘徊”滤波器,如图7-10所示。 图7-9 “N先于M”序列滤波器 图7-10 随机徘徊序列滤波器 2. 数字环路滤波器数字环中使用的数字环路滤波器与模拟环中使用的环路滤波器作用一样，都对噪声及高频分量起抑制作用，并且控制着环路相位校正的速度与精度。适当选择滤波器参数，可以改善环路的性能。一般构成形式如图7-11所示，它由A/D、数字计算器和D/A三部分组成。 图7-11 数字环路滤波器一般形式

6、 3. 数字压控振荡器(DCO)数字压控振荡器的基本组成如图7-13所示。它由频率稳定的信号钟、计数器与比较器组成,其输出是一取样脉冲序列,脉冲周期受数字环路滤波器送来的校正电压控制。前一个取样时刻的校正电压将改变下一个取样时刻的脉冲时间的位置。DCO在环路中又被称为本地受控时钟或本地参考时钟信号。 图7-12 数字环路滤波器的模拟实现形式 图7-13 数字压控振荡器的基本组成方案 数字压控振荡器的含义可用数学式子表示。对于第k个取样周期Tk,有 式中T/N为DCO周期相对于中心周期To变化的最小单位。当无控制时,y k-1=0,Tk=To;有控制时周期以To/N或其倍数的量相对于T。作阶跃式

7、的改变。与To/N相对应的相位改变量为 (7-1) (7-2) 所以N是表示2弧度内相位受控变化大小的一个量,也叫做模2内状态数。这就是说,数字压控振荡器输出脉冲的瞬时相位o(k),在2弧度内只能以或其倍数离散地变化。显然,在这里To/N=Tc,Tc为信号钟的周期。因此有 (7-3) 另一种比较曲型的数字压控振荡器如图7-14(a)所示。其中信号钟产生频率fc=mfo的窄脉冲序列。经控制器加至分频比为m的分频器上,分频后输出频率为fo,即是DCO的输出频率。输入输出的脉冲波形如图7-14(b)所示。 图7-14 另一种常用的DCO方案 三、数字环的工作速率 若要设计一个受350MHz时钟控制的

8、DCO,而为得到小于7.5的环路量化相差,输入信号最高工作频率fo应按下式计算:第2节 位同步数字环实例 上述四种类型数字锁相环都可实现FM解调、位同步提取等功能。对于位同步提取,我们以超前滞后数字锁相环为例,结合一个简单实例加以说明。超前滞后数字锁相环组成如图7-15所示。图7-15 超前滞后数字锁相环基本组成 一、电路组成与说明 电路实例是数字通信中常用的一种简单的超前滞后位同步环路,未用序列滤波器,电路组成如图7-16所示。图7-16 位同步数字环组成电路 二、环路位同步原理 图7-18为图7-16方案内各点的波形图,这里为分析简便,以均匀变换的数字脉冲序列作为输入信号,它与随机的数字脉

9、冲序列作用下环路取得位同步的原理是一样的。图7-17 非线性作用过程的波形图7-18 图7-16方案内各点电压波形 在锁定状态下,环路仍有一定的稳态同步误差,误差量小于摆动的最大可能值T。由分析可有T=To因 (T为输入信号码元宽度) 相对误差 (7-5) (7-6) 三、性能分析 为推导环路的基本方程,我们画出环路相位校正过程的简图,如图7-19所示。 若设位同步信号是从t=0起始,输入数字信号落后于它一个相位。 对于输入数字信号,其第k个输入脉冲相位为 i(k)=2k+i(k) (7-7) 式中i(k)为以信号位速率的周期相位为参考的瞬时相位。 对于位同步信号,其第k个位同步信号脉冲的前沿

10、相位为 o(k)=2k+o(k) (7-8) 式中o(k)为以位速率信号的周期相位为参考的瞬时相位。 根据以上假定,可得环路的相位差 e(k)=i(k)-o(k) (7-9) 从鉴相器至控制位同步信号的相位改变之间的过程,可作是对相位差的一个简单量化过种,量化关系为: 当i(k)-o(k)0时,Qe(k)=+1 当i(k)-o(k)0时,Qe(k)=-1 据此,可有环路的基本相位方程 o(k+1)=o(k)+Qi(k)-o(k) (7-10) 及初始条件:o(0)=0。 若用相位差形式写出,有e(k+1)-e(k)+Qe(k)=i(k+1)-i(k) (7-11)及初始条件:e(0)=i(0)

11、-o(0)=i(0)。 (1)相位阶跃。这种情况是属于自位同步器的常见情况,即输出位同步信号的速率与输入数字信号的位速率相同,只是起始相位错开一个数值。 e(k)=i(k)-o(k)=-o(k) (7-12) 环路输出相位,根据(7-10)式,可表示为 o(k+1)=o(k)+Q-o(k) (7-13) 有初始条件:o(0)=0。 根据(7-11)式,环路相位差为 e(k+1)=e(k)-Q-o(k) (7-14) 及初始条件:e(0)=0。 由(7-13)式与(7-14)式可以看出,当k取值很大时,即环路处于锁定状态时,输出相位或者相位差仍存在着稳态摆动。摆动的幅度为,对应的同步时间误差则小

12、于T/m(s)。 此外,还可看到,同步的建立过程除与初始位阶跃值有关外,还与相位阶跃变化量的大小有关。显然,越小,值越大,建立时间愈短;反之,越大,越小,则建立时间愈长。考虑最坏的情况,令,即起始相差为半个周期,那么位同步信号相位必须挪动/=/(2/m)=m/2次,才能到达稳定状态。所以同步建立时间为(7-15) 若考虑到随机输入数字信号,平均地约每二码元才出现一次数字符号的转换,也即通过微分、整流后的脉冲是平均2T时间出现一次。所以平均地看,环路也是每2T时间才对位同步的相位实施一次校正。因此,平均同步建立时间要比(7-15)式加长一倍,即(7-16) (2)频率阶跃。当环路未受控时,输入数

13、字信号与环路DCO信号之间存在有频率差(即位速率差)。这样在设备开始接通或信号传送过程中发生暂时中断再接通时,这种频率差就会反映出来,也就是发生了环路的输入频率阶跃。研究环路的频率阶跃性能,可以分析环路的捕捉性能及一旦信号发生中断时的同步保持时间。 设以B-BC表示输入的频率阶跃,即输入信号与位同步信号的速率之差,其中BC=1/T,则(7-7)式中i(k)应为将(7-17)式代入(7-11)式,有 (7-17) (7-18) 因此(7-18)式可表示为 (7-19)(7-20) (7-21)(7-23) (7-24) (7-25) 第3节 ZC1DPLL的原理与性能 正向过零检测数字锁相环的基

14、本组成如图7-20所示。它要求取样器在输入模拟信号的每一周,即在每两个正斜率的过零交叉点之间取出一个样品,这就要求数字压控振荡器(DCO)在输入信号的每一周送出一个窄取样脉冲到取样器。为此,必须使所选择的DCO中心频率接近输入信号的载波频率,使环路尽可能地做到逐周取样,以加速环路的捕获。 图7-20 ZC1-DPLL的基本组成 一、环路方程与模型 设输入信号 ui(t)=Asinit+i(t) (7-26) 数字压控振荡器(DCO)输出钟脉冲信号的相位可表示为 o(k)=ot(k)+2t(k) (7-27) 式中t(k)为钟脉冲存在时刻,也即取样时刻。 因为钟脉冲是一个周期性出现的信号,在时间

15、轴上每出现一次,钟脉冲信号的相位就前进2(rad)。故在第k个取样时刻,钟脉冲的相位为 o(k)=2k (7-28) 为分析方便,输入信号ui(t)也常表示成以ot为参考的方式,即将(7-26)式表示成 ui(t)=Asinot+1(t) (7-29) 式中 1(t)=(i-o)t+i(t) (7-30) 这样,取样器在t(k)时刻取得的取样值可为 x(k)=Asinot(k)+1t(k) (7-31) 为简单起见,可令 1t(k)=1(k),2t(k)=2(k)由(7-27)与(7-28)式有 ot(k)=2k-2(k) (7-32)代入(7-31)式,可得 x(k) =Asin1(k)-2

16、(k) =Asine(k) (7-33)式中 e(k)=1(k)-2(k) (7-34) Qx(k)=QAsine(k) (7-35) 图7-21 有、无死区的均匀量化的量化特性 若设D代表数字环路滤波器对其现时输入某些先前输入的运算,则在第k个取样时刻,数字环路滤波器输出可表示为 y(k)=DQAsine(k) (7-36) 对于DCO来说,第k个取样的周期为(7-37) 因此,y(k)将控制第(k+1)个取样脉冲的周期,其控制量大小应为y(k)To/N。换算为相位变更量则等于y(k)。 这样,第(k+1)个取样脉冲的相对相位,亦即环路的输出相位2(k+1)为 2(k+1)=2(k)+y(k

17、) =2(k)+DQAsin1(k)-2(k) (7-38) 用相位差表示,则为 e(k+1)-e(k)+DQAsine(k)=1(k+1)-1(k) (7-39)图7-22 ZC1-DPLL的基带相位模型图7-23 运用Z变换算子的环路模型 二、环路的暂态跟踪性能 不计及量化效应时,可令Qx(k)=x(k),这样环路方程变为2(k+1)=2(k)+DAsin1(k)-2(k) (7-41) 及e(k+1)-e(k)+DAsine(k)=1(k+1)-1(k) (7-42) 若D用Z变换传递函数D(z)表示,则有2(k+1)=2(k)+D(z)Asin1(k)-2(k) (7-43) 运用Z变

18、换符号,有 (7-44)(7-45) (7-46) 1. 一阶环对于一阶环,可令(7-43)式中D(z)=1,则有环路方程 2(k+1)=2(k)+sin1(k)-2(k) (7-47) 及 e(k+1)-e(k)+sine(k)=1(k+1)-1(k) (7-48) (1) 相位阶跃输入。这时 1(k+1)=1(k)= k0 代入环路方程,有 2(k+1)=2(k)+sin-2(k) 及 e(k+1)=e(k)-sine(k)初始条件为 2(0)=0; e(0)=0。由于k时,同步状态应有 e(k+1)e(k)=e()式中e()表示稳态相差,故由(7-48)式有 sine()0 即 e()0

19、 图7-24与图7-25分别为在不同相位阶跃值下输出相位响应与相位误差响应。由图可见,经若干次取样控制后,输出相位可跟踪输入相位,稳态相差趋于零,说明一阶数字环亦可精确地跟踪输入相位阶跃。图7-24 相位阶跃输入时的输出相位响应 图7-25 相位阶跃输入下的相位误差响应 (2) 频率阶跃。对应于频率阶跃=i-o的离散输入相位为 1(k)=t(k)+i (7-49)(7-50) (7-51) 图7-26 频率阶跃输入时的输出相位响应 图7-27 频率阶跃输入时的相位误差响应 若环路能够锁定,应在k时,e(k+1)=e(k),因此由(7-51)式有(7-52) (7-53)(7-54)(7-55)

20、(7-56) 故而(7-55)式可改写为 2. 二阶环此时D(z)1,故对于相位阶跃,相位误差响应方程为(仍设A=1) e(k+1)-e(k)+D(z)sine(k)=0 (7-58) (7-57) 当=i-o时,相应的离散输入相位仍旧为 (7-59) (7-60) (7-61) 方程比较复杂,但在相位误差较小情况下,可令sine(k)e(k),将方程线性化为(7-63) 因为一阶环对频率阶跃输入有非零的稳态相差,我们希望使二阶环对频率阶跃输入的稳态相差为零,为此应令k时,e(k)=0。这样,当k时,(7-63)式右边驱动函数应当等于零,所以首先选择 p1=-1 (7-64) 另外,关于c1的

21、选择可将p1=-1代入(7-63)式,得 e(k+2)+b1e(k+1)+b2e(k)=0 (7-65) 因此不管初始条件如何,(7-63)式的解可以收敛到零的必要与充分条件是 1+b1+b20 1-b1+b20 1-b20 将b1、b2值代入,最后c1值应满足下述条件: -1c10 (7-66) 三、有量化时的 ZC1DPLL 下面主要讨论无“死区”量化时一阶数字环的性能。在环路方程(7-38)式与(7-39)式中,无环路滤波器时可令 DQx(k)=Qx(k) 则有一阶环环路方程 2(k+1)=2(k)+QAsin1(k)-2(k) (7-67) 及 e(k+1)-e(k)+QAsine(k

22、) =1(k+1)-1(k) (7-68) 1. 对相位阶跃的响应有相位阶跃的输入信号的表示式为 Ui(t)=Asinot+ (7-69) (7-70) (7-71) (7-72)图7-29 L=1时环路相位阶跃响应 2.频率阶跃响应令i-o表示输入信号的频率阶跃,则输入信号可写成(7-73) (7-74) (7-75) (7-76) 图7-30 L=1时环路的频率阶跃响应 所以若环路处于锁定状态,稳态相差必然满足e(k+1)e(k)当k时在(7-76)式中使用上述条件,可得 (7-77) (7-78) (7-79) (7-80) 若L1,当i/o=N/(NL)时,(7-76)式可简化为(7-

23、81) (7-82) (7-83)第4节 单片集成全数字锁相环 SN54/74LS297功能结构图如图7-32所示。图中使用两个鉴相器PD1、PD2,PD1为异或门型鉴相器,PD2为边沿触发型鉴相器,两者可分开使用。同时使用时,可组成纹波抵消电路。 图7-32 SN54/74LS297功能结构图 (a)结构简图; (b)端子配置 一、工作原理 一阶DPLL的基本构造如图7-33所示,有数字鉴相器与数字压控振荡器(DCO)。DCO系由K计数器、增/减(I/D)线路、与N分频器所组成。K计数器与I/D线路所需的两时钟Kclk与I/Dclk由外部电路供给。图7-33 一阶DPLL的基本构成 1. 数字鉴相器在74LS297芯片中有两种形式鉴相器PD1与PD2,PD1为异或门比相器(XORPD),PD2为边沿触发式比相器(ECPD)。 表7-1 异或门功能表 图7-34 XORPD的