硬件设计的鸡毛蒜皮

1、硬件设计的鸡毛蒜皮这是本人在两年前就职的公司写的东西，到现在应不再有太多的约束，贴出来给业内的朋友参考，也许有点价值，尤其是对新入行的朋友- 作者 xukaiguo鸡毛蒜皮之一：成本节约现象一：这些拉高/拉低的电阻用多大的阻值关系不大，就选个整数 5K 吧点评：市场上不存在 5K 的阻值，最接近的是 4.99K（精度 1%），其次是 5.1K（精度 5%），其成本分别比精度为 20%的 4.7K 高 4 倍和 2 倍。20%精度的电阻阻值只有 1、1.5、2.2、3.3、 4.7、6.8 几个类别（含 10 的整数倍）；类似地，20%精度的电容也只有以上几种值，如果选了其它的值就必须使用更高的

2、精度，成本就翻了几倍，却不能带来任何好处。现象二：面板上的指示灯选什么颜色呢？我觉得蓝色比较特别，就选它吧点评：其它红绿等颜色的不管大小（5MM 以下）封装如何，都已成熟了几十年，价格一般都在 5 毛钱以下，而蓝色却是近三四年才发明的东西，技术成熟度和供货稳定度都较差，价格却要贵四五倍。目前蓝色指示灯只用在不能用其它颜色替代的场合，如显示等。现象三：这点逻辑用 74XX 的门电路搭也行，但太土，还是用 CPLD 吧，显得高档多了信号点评：74XX 的门电路只几毛钱，而 CPLD 至少也得几十块，（GAL/PAL 虽然只几块钱，但公司不使用）。成本提高了N 倍不说，还给生产、文档等工作增添数倍的

3、工作。现象四：的系统要求这么高，包括 MEM、CPU、FPGA 等所有的都要选最快的点评：在一个高速系统中并不是每一部分都工作在高速状态，而器件速度每提高一个等级，价格差不多要翻倍，另外还给信号完整性问题带来极大的影响。现象五：这板子的 PCB 设计要求不高，就用细一点的线，自动布吧点评：自动布线必然要占用更大的 PCB 面积，同时产生比手动布线多好多倍的过孔，在批量很大的产品中，PCB 厂家降价所考虑的除了商务外，就是线宽和过孔数量，它们分别影响到 PCB 的成品率和钻头的消耗数量，节约了供应商的成本，也就给降价找到了理由。现象六：程序只要稳定就可以了，代码长一点，效率低一点不是关键点评：C

4、PU 的速度和器的空间都是用钱买来的，如果写代码时多花几天时间提高一下程序效率，那么从降低 CPU 主频和减少也类似。器容量所节约的成本绝对是划算的。CPLD/FPGA 设计鸡毛蒜皮之二：低功耗设计现象一：这系统是 220V 供电，就不用在乎功耗问题了点评：低功耗设计并不仅仅是为了省电，的好处在于降低了电源模块及散热系统的成本、由于电流的减小也减少了电磁辐射和热噪声的干扰。随着设备温度的降低，器件则相应延长（半导体器件的工作温度每提高 10 度，现象二：这些总线信号都用电阻拉一下，感觉放心些则缩短一半）点评：信号需要上下拉的原因很多，但也不是个个都要拉。上下拉电阻拉一个单纯的输入信号，电流也就

5、几十微安以下，但拉一个被驱动了的信号，其电流将达毫安级，现在的系统常常是地址数据各 32 位，可能还有 244/245后的总线及其它信号，都上拉的话，几瓦的功耗就耗在这些电阻上了（不要用 8 毛钱一度电的观念来对待这几瓦的功耗）。 现象三：CPU 和 FPGA 的这些不用的 I/O 口怎么处理呢？先让它空着吧，以后再说点评：不用的 I/O 口如果悬空的话，受外界的一点点干扰就可能成为反复振荡的输入信号 了，而 MOS 器件的功耗基本取决于门电路的翻转次数。如果把它上拉的话，每个引脚也会有微安级的电流，所以最好的办法是设成输出（当然外面不能接其它有驱动的信号）现象四：这款 FPGA这么多门用不完

6、，可尽情发挥吧点评：FGPA 的功耗与被使用的触发器数量及其翻转次数成正比，所以同一型号的 FPGA 在不同电路不同时刻的功耗可能相差 100 倍。尽量减少高速翻转的触发器数量是降低 FPGA 功耗的根本方法。现象五：这些小的功耗都很低，不用考虑点评：对于不太复杂的功耗是很难确定的，它主要由引脚上的电流确定，一个ABT16244，没有负载的话耗电大概不到 1 毫安，但它的指标是每个脚可驱动 60 毫安的负载（如匹配几十欧姆的电阻），即满负荷的功耗最大可达 60*16=960mA，当然只是电源电流这么大，热量都落到负载身上了。现象六：器有这么多控制信号，我这块板子只需要用 OE 和WE 信号就可

7、以了，片选就接地吧，这样读操作时数据出来得快多了。点评：大部分器的功耗在片选有效时（不论 OE 和WE 如何）将比片选无效时大 100 倍以上，所以应尽可能使用 CS 来控制，并且在满足其它要求的情况下尽可能缩短片选脉冲的宽度。现象七：这些信号怎么都有过冲啊？只要匹配得好，就可消除了点评：除了少数特定信号外（如 100BASE-T、CML），都是有过冲的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象 TTL 的输出阻抗不到 50 欧姆，有的甚至 20欧姆，如果也用这么大的匹配电阻的话，那电流就非常大了，功耗是无法接受的，另外信号幅度也将小得不能用，再说一般信号在输出和输出低

8、电平时的输出阻抗并不相同，也没办法做到完全匹配。所以对 TTL、LVDS、422 等信号的匹配只要做到过冲可以接受即可。现象八：降低功耗都是硬件的事，与没关系点评：硬件只是搭个舞台，唱戏的却是，总线上几乎每一个的、每一个信号的翻转差不多都由控制的，如果能减少外存的次数（多使用寄存器变量、多使用CACHE 等）、及时响应中断（中断往往是低电平有效并带有上拉电阻）及其它争对具体单板的特定措施都将对降低功耗作出很大的贡献。鸡毛蒜皮之三：系统效率现象一：这主频 100M 的 CPU 只能处理 70%，换 200M 主频的就没事了点评：系统的处理能力牵涉到多种多样的，在通信业务中其瓶颈一般都在器上，CP

9、U 再快，外部快不起来也是徒劳。现象二：CPU 用大一点的 CACHE，就应该快了点评：CACHE 的增大，并不一定就导致系统性能的提高，在某些情况下关闭 CACHE 反而比使用CACHE 还快。原因是搬到 CACHE 中的数据必须得到多次重复使用才会提高系统效率。所以在通信系统中一般只打开指令 CACHE，数据 CACHE 即使打开也只局限在部分空间，如堆栈部分。同时也要求程序设计要兼顾 CACHE 的容量及块大小，这涉及到关键代码循环体的长度及跳转范围，如果一个循环刚好比 CACHE 大那么一点点，又在反复循环的话，那就惨了。现象三：这么多任务到底是用中断还是用查询呢？还是中断快些吧点评：

10、中断的实时性强，但不一定快。如果中断任务特别多的话，这个没退出来，后面又接踵而至，一会儿系统就将了。如果任务数量多但很频繁的话，CPU 的很大精力都用在进出中断的开销上，系统效率极为低下，如果改用查询方式反而可极大提高效率，但查询有时不能满足实时性要求，所以最好的办法是在中断中查询，即进一次中断就把积累的所有任务都处理完再退出。现象四：点评：BSP 对器接口的时序都是厂家默认的配置，不用修改的器接口设置的默认值都是按最保守的参数设置的，在实际应用中应结合总线工作频率和等待周期等参数进行合理调配。有时把频率降低反而可提高效率，如 RAM 的存 取周期是 70ns，总线频率为 40M 时，设 3

11、个周期的存取时间，即 75ns 即可；若总线频率为 50M时，必须设为 4 个周期，实际存取时间却放慢到了 80ns。现象五：一个 CPU 处理不过来，就用两个分布处理，处理能力可提高一倍点评：对于搬砖头来说，两个人应该比一个人的效率高一倍；对于作画来说，多一个人只能 帮倒忙。使用几个 CPU 需对业务有较多的了解后才能确定，尽量减少两个 CPU 间协调的代价，使 1+1 尽可能接近 2，千万别小于 1。现象六：这个 CPU 带有 DMA 模块，用它来搬数据肯定快点评：真正的 DMA 是由硬件抢占总线后同时启动两端设备，在一个周期内这边读，那边些。 但很多嵌入 CPU 内的 DMA 只是模拟而

12、已，启动每一次 DMA 之前要做不少准备工作（设起始地址和长度等），在传输时往往是先读到内暂存，然后再写出去，即搬一次数据需两个时钟周期，比来搬要快一些（不需要取指令，没有循环跳转等额外工作），但如果一次只搬几个字节，还要做一堆准备工作，一般还涉及函数调用，效率并不高。所以这种 DMA 只对大数据块才适用。鸡毛蒜皮之四：信号完整性现象一：这些信号都经过仿真了，绝对没问题点评：仿真模型不可能与实物一模一样，连不同批次加工的实物都有差别，就更别说模型 了。再说实际情况千差万别，仿真也不可能穷举所有可能，尤其是串扰。曾经有一教训是某单板只有特定长度的包极易丢包，最后的原因是长度域的值是 0 xFF，

13、当这个数据出现在总线上时，干扰了相邻的 WE 信号，导致写不进 RAM。其它数据也会对 WE 产生干扰，但干扰在可接受的范围内，当 8 位总线同时由 0 边 1 时，附近的信号就招架不住了。结论是仿真结果仅供参考，还应留有足够的余量。现象二：100M 的数据总线应该算高频信号，至于这个时钟信号频率才 8K，问题不大点评：数据总线的值一般是由控制信号或时钟信号的某个边沿来采样的，只要争对这个边沿保持足够的建立时间和保持时间即可，此范围之外有干扰也罢过冲也罢都不会有多大影响（当然过冲最好不要超过所能承受的最大电压值），但时钟信号不管频率多低（其实频谱范围是很宽的），它的边沿才是关键的，必须保证其单

14、调性，并且跳变时间需在一定范围内。现象三：既然是数字信号，边沿当然是越陡越好点评：边沿越陡，其频谱范围就越宽，高频部分的能量就越大；频率越高的信号就越容易辐射（如微波电台可做成，而长波电台很多国家都做不出来），也就越容易干扰别的信号，而自身在导线上的传输质量却变得越差，因此能用低速现象四：为保证干净的电源，去偶电容是多多益善的尽量使用低速，。点评：总的来说去偶电容越多电源当然会更平稳，但太多了也有不利：浪费成本、布线、上电冲击电流太大等。去偶电容的设计关键是要选对容量并且放对地方，一般的手册都有争对去偶电容的设计参考，最好按手册去做。现象五：信号匹配真麻烦，如何才能匹配好呢？点评：总的原则是当

15、信号在导线上的传输时间超过其跳变时间时，信号的反射问题才显得重要。信号产生反射的原因是线路阻抗的不均匀造成的，匹配的目的就是为了使驱动端、负载端及传输线的阻抗变得接近，但能否匹配得好，与信号线在 PCB 上的拓扑结构也有很大关 系，传输线上的一条分支、一个过孔、一个拐角、一个接插件、不同位置与地线距离的改变等都将使阻抗产生变化，而且这些将使反射波形变得异常复杂，很难匹配，因此高速信号仅使用点到点的方式，尽可能地减少过孔、拐角等问题。鸡毛蒜皮之五：可靠性设计现象一：这块单板已小批量生产了，经过长时间测试没发现任何问题点评：硬件设计和应用必须符合相关规范，尤其是手册中提到的所有参数（耐压、I/O 电平范围、电流、时序、温度 PCB 布线、电源质量等），不能光靠试验来验证。公司有不少产品都有过惨痛的教训，产品卖了一两年，IC 厂家换了个生产线，咱们的板子就不转了，原因就是人家的参数发生了点变化，但并没有超出手册的范围。如果你以手册为准，那他怎么变化都不怕，如果参数变得超出手册范围了还可找他索赔（假如这时你的板子还能转，那你的可靠性就更牛了）。现象二：这部分电路只要要求这样设计就不会有问题点评：硬件上很多电气特性直接受控制，但是经常发生意外的，程序跑飞了之后无法预料会 久性损坏。操作。设计者应确