EDA综合实验设计_secret

1、工作原理介绍：定时器是计数器和显示相对接的一个综合应用。基于VHDL语言，用CPLD实现，硬件简单，性能稳定，可以充分体现可编程逻辑器件在数字电路中的优越性。此定时器可以整体清零；可以定时最高到99min；以秒速度递增至预定时间，以分速度递减至零。总体框图如图一所示。定时器电路中clr用来整体复位清零；clk提供了秒信号，频率为1Hz；clky 是用来扫描输出的，选用频率大于50的方波；set是用来置位的，低电平时有效，将以秒的速度，从零递增到所需定时的的时间，再以分的速度递减，实现定时，直到零，定时结束；alm输出高电平，可启动各种电路或发出报警。时间的变化都将在数码管上显示出来。各模块的V

2、HDL程序：1.模块AAA。它是核心模块，用来实现定时器的逻辑功能，计数结果用十进制数输出。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity aaa isport(clk,clr,set:in std_logic;alm:out std_logic;q1,q0:out std_logic_vector(3 downto 0);end aaa;architecture aaa_arc of aaa isbeginprocess(clk)variable cnt1,cnt0:std_log

3、ic_vector(3 downto 0);variable cnt:integer range 0 to 59;beginif clr=0thenalm=0;cnt:=0;cnt1:=0000;cnt0:=0000;elsif clkevent and clk=1thenif set=0thencnt:=0;if cnt01001thencnt0:=cnt0+1;elsecnt0:=0000;if cnt11001thencnt1:=cnt1+1;elsecnt1:=0000;end if;end if;elseif cnt0000thencnt0:=cnt0-1;if cnt1=0000a

4、nd cnt0=0000thenalm0000thencnt1:=cnt1-1;elsecnt1:=1001;end if;end if;end if;end if;end if;q0=cnt0;q1=cnt1;end process;end aaa_arc;2.模块CH。由于只使用了两个数码管，所以片选信号直接接一个较快的时钟。此模块的功能是对应片选信号，送出要显示的相应数据。library ieee;use ieee.std_logic_1164.all;entity ch isport(sel:in std_logic;a1,a0:in std_logic_vector(3 downto

5、 0);q:out std_logic_vector(3 downto 0);end ch;architecture ch_arc of ch isbeginprocess(sel,a0,a1)beginif sel=0thenq=a0;elseqqqqqqqqqqqq=0000000;end case;end process;end disp_arc;电路原理图：图一仿真波形分析：图二set是用来置位的，低电平时有效，将以秒的速度，从零递增到所需定时的的时间，再以分的速度递减，实现定时，直到零，定时结束；alm输出高电平，可启动各种电路或发出报警。时间的变化都将在数码管上显示出来。实验箱验证

6、：1芯片引脚图如图三所示。 图三2根据芯片的引脚图连线，并检查无误后给电。3将时钟脉冲给上后，在实验箱上该定时器的时间变化以秒速度递增置预定时间，而以分的速度递减至零并在数码管上显示出来。则证明设计完全成功。同时，该定时器还具有报警的功能。六心得体会：由于传统的99分钟定时器的设计硬件连线比较复杂，可靠性差。而随着CPLD的出现，基于VHDL语言的定时器电路设计将变得相对简单而且性能稳定，这点充分体现了可编程逻辑器件在数字电路中的优越性。而EDA技术是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计电子系统到硬件系统的一门新技术。此定时器是基于VHDL语言，并使用TopDown的设计方法设计的定时器。在设计时使它具有整体清零功能，并可在99分钟内任意定时的定时器时，此次设计采用了EPF10K10LC844作为主芯片，并采用时钟信号来提供秒信号设计了一个简单的定时器。该定时器的工作方式是以秒速度递增置预定时间，而以分速度递减至零。同时，该定时器还具有报警或启动其它电路的功能。通过这次设计之后使我对VHDL语言有了更加充分的理解，使我对电子设计产生了浓厚的兴趣，它同时也让我对EDA技术有了更多的认识。经过EDA课程的学习，从对E