集成电路原理：延时

1、延时延时的定义延时（输入输出比）传播延时最大延时污染延时最小延时上升延时下降延时时间（波形内部）上升时间下降时间边沿速率延时的定义传播污染最大最小按输出的反转上升tpdrtcdr下降tpdftcdfpdf propagation delay fallcdr contamination delay rise延时的定义指的是特定器件或模块输入输出的时序关系输入变化到输出发生变化所需要的时间一般以到达VDD/2的时间取点对于复合逻辑，和输入端口的输入模式有关对于多器件的级联，还与输出所经历的路径有关互联线也会带来延时最典型的为全局时钟信号的延时芯片设计的其中一个最重要的目的，就是规划延时传播延时（反

2、相器）定义变化发生的时间为幅度中点以输出的上升或下降命名只有一个输入和一个输出故没有最大、最小之分但有上升、下降之分tpdf是传播下降延时tpdr是传播上升延时NAND门传播延时，输入模式相关从逻辑符号看，A和B端口是对称的从晶体管电路图看，对称性指存在于上拉网络模式共有3种上拉的情况（上升）3种下拉的情况（下降）可从静态或动态的角度分析参见Rabaey Chap 6.2.1ABABFintABF模拟的例子延时的增加的最大改变在上升/下降时间的变化量化的一般标准是上升或下降经过VDD/2的时间点tpdrtcdrRabaey, ch. 6上升下降两输入NAND门的等效RC模型将每个NMOS和PM

3、OS分别等效成理想开关加沟道电阻（1）将关键节点上的电容集总成等效负载（2），和内部节点电容（3）ABABABABFintFintFintCintCL123输入模式的主要分析方法分析的几个切入点对于并联的晶体管，需要考虑晶体管的导通数量对于串联的晶体管，需要考虑其阈值受到的影响（中间节点电势）对于中间节点，需要考虑其充放电的状态或过程ABABFintABABFintFintCintCL到达时间到达时间差异的来源有前级输入端口间的时间差异（前级传播时延的不同）所经过的链路上器件的差异（不同路径）本级输入模式带来的时间差异（本图没有体现）可以说本图是按最大到达时间来计算所谓的关键路径，指的是最大或

4、最小的到达时间所经过的路径Weste, ch. 4121233污染时延的重要性时序的优化层次结构/微结构级逻辑级电路级版图级瞬态响应的模型从物理模型出发了解延时ABVB=VDDVG=VA=VDD稳态ABVB=VDDVG=VA=0初态VG=VDDVDS电容放电过程的形式注意电阻放电的电压改变是随着电压变化的电流随电压降低而降低电流保持不变电阻放电电流源放电VVIR+-+-VtVtdVdtdVdtdVdt分段法（肖克利模型）000.5120406080(V)t (ps)阶跃输入恒定电阻放电电流源放电12VDD-Vt1212取VG=VDD曲线分段模型VDDVDD-VtVDSIDSVDSIDSVDSI

5、DSVDD/2分段法公式假设NMOS瞬间导通，PMOS瞬间截止，过程描述NMOS导通后以NMOS的饱和区分界，即VB=Vds=Vg-Vt=VDD-Vt其中，Vg=VDD，VB=Vds根据观察电路得到根据NMOS的IV特性求得（Weste，Eq. 2.2）与实际情况的偏差未考虑沟道调制效应（饱和区IV曲线有斜率，偏离理想电流源）未准确描述饱和及电阻区交界处的实际情况未考虑PMOS截止所经历的饱和及电阻区Weste饱和区电阻区注意已经包含了,Cox,和W/L考虑电流竞争输入VA的上升过程中000.5120406080(V)t (ps)阶跃输入SPICE模型肖克利模型自举（Bootstrapping

6、）与SPICE模型比较有偏差描述你所看到的偏差并解释肖克利延时较接近SPICE？（误差？）总体上低估了延时12.5(ps)15.8(ps)000.5120406080(V)t (ps)阶跃输入SPICE模型RC模型肖克利模型自举（Bootstrapping）12.5(ps)15.8(ps)如果用一个RC模型。Weste，Ex 4.1Wn1mnMOS宽度Cout20fF输出（负载）电容L50nm沟道长度VDD1.0V电源电压Vt0.3V阈值电压tOX10.5栅氧厚度80cm2/Vs迁移率找到负载电容仿真的例子使用Multisim和MOSIS的TSMC 0.25m工艺未考虑扩散电容基于SPICE的

7、MOS LEVEL 3可与Rabaey的Ex 5.5比较tpdf 和tpdr是多大？tcdf 和tcdr是多大？总结从物理上建立模型需要分段和非线性方程（偏离的线性）是运用计算机仿真的基础仿真模型可以是简化的，也可以是考虑全面的仿真模型能最大限度的反映真实情况但并不是所有的参数都有很直接的物理意义（可能是Empirical的）但是，设计者做定性和直观的分析需要能反映本质的模型和物理量尽量接近实际状况的结果，趋势和量级要对可为设计、改进做指导计算需要尽量简单（尽量线性）模型建立测量参数提取模型优化模拟仿真设计优化芯片制造版图设计规则检查手动估算设计修改简化RC延时模型学习目的最终的目的是快捷的分

8、析单个晶体管（反相器）的延时物理上理解时延过程本质就是输出电容的充放电建立输出电容（寄生、自载、负载、后级输入）的概念根据电容原理将晶体管输入输出电容等效成负载建立驱动（充电、放电）晶体管的（平均）等效电阻概念根据特性将等效电阻电容与晶体管宽度挂钩建立时间常数的概念描述延时延时（名词）时延（动词）Desert, Record, Research, house, close RC延时模型的目的尝试用时间常数=RC来描述翻转（充放电）过程等效电阻是沟道的电导的倒，是IV曲线在工作区间内的平均值一般工作在饱和区的VDD到VDD/2之间饱和区需要注意有长沟道调制系数LAMBDA等效电容需要具体分析掌握

9、工作区域适当的简化模型抓住主要量，省略次要或二阶项找到合适的比例和晶体管宽度挂钩充放电（上升、下降）过程是可以相互等效的一阶瞬态响应具体内容在信号与系统的拉普拉斯变换中任何线性系统都适用，值得常常回顾时域分析微分方程线性！一阶！频域分析系统传输函数（拉普拉斯变换）电路图VCVi一阶阶跃响应的时间常数一阶放电的时间常数是下降到1/e=0.379的时间1/e=RC一阶充电的时间常数是上升到(1-1/e)=0.621的时间1/e=RC晶体管延时所关注的时间常数为0.5幅度时间 1/2 = 1/e ln2所以，以R1/2C计算时间时可以把R1/2=ln2 R作为等效电阻所以，任何计算时，需要确定和比较

10、1/2和1/e时间一般1/e时间更多的用在物理层面，1/2时间多在工程层面时间较1/e时间更加对称（工程喜欢对称，可以简化）10.80.60.40.2002340.50.62110.80.60.40.2002340.5tVoutVDDVoutVDDt0.379其他值得注意的特征10.80.60.40.2002340.510.80.60.40.2002340.5tVoutVDDVoutVDDt一阶模型是除了线性模型外工程学中另一个大量使用的模型（RC电路）二阶模型中的谐振也是大量运用（RLC电路）二阶系统有两个时间常数当其中一个为主导的时候即：C1乘以和C2的共享路径电阻加上C2乘以其电阻这也是

11、Elmore时延模型的一种情况Elmore延时模型：路径电阻只有一个输入点（源）所有电容都在节点和地之间不包含任何电阻回路Rabaey 4.4.3任何节点i的路径电阻Rii值从源到i节点所需经过路径上的电阻任何两节点i和j间的共享路径电阻Rij为i路径电阻和j路径电阻交集的和1C1C2C3C4C51111R1R2R3R4R5R44=R1+R3+R4R55=R1+R3+R5R22=R1+R2R12=R1R24=R1R25=R1R45=R1+R3Elmore延时模型：节点时延1C1C2C3C4C51111R1R2R3R4R5任何节点i的响应输入源的时延是所有节点电容的时间常数的和电容的时间常数中的

12、电阻用节点与目标电容节点的共享电阻代替D5=R1C1+R1C2 +(R1+R3)C3+(R1+R3)C4 +(R1+R3+R5)C5D4=R1C1+R1C2 +(R1+R3)C3+(R1+R3)C4 +(R1+R3)C5无分支RC链主要应用在多输入复合逻辑中时延的研究及对电阻-电容导线时间常数的计算1C1R1C2C3Ci-1CiCN23i-1iR2R3RiRiRNDi=C1R1+C2(R1+R2)+C3(R1+R2+R3)+ +Ci(R1+R2+R3+Ri) +CN(R1+R2+R3+Ri) =C1R1+C2(R1+R2)+C3(R1+R2+R3)+(Ci+CN)(R1+R2+R3+Ri)与C

13、i的共享路径电阻Ci的路径电阻CN与Ci的共享路径电阻=Ci的路径电阻输入（源）输出（响应）说明Elmore模型是通过主要时间常数的一阶近似更严谨的模型将提供较精确的上届和下届（Upper and Lower Bounds）Elmore近似大多数情况下落在中间Elmore模型可以用在复合逻辑的充放电时间上（传播时延）也可以用在互联金属线（电阻电容线）的模型上Elmore有用，但只是近似从单位反相器到逻辑门单位反相器的概念沟道长度L为工艺所能达到的最小值一般与工艺技术节点相当0.25m 工艺为 0.25 m0.18 m 工艺为 0.18 m沟道有时会比工艺节点还小65 nm工艺的沟道长度为50

14、nmNMOS的晶体管宽度W为1个单位其电阻为R所有端口（栅、源、漏）电容为CR为之前所说的R1/2=ln2 R1/e, 故1/2延时直接由RC获得 （不用再乘ln2=0.379）栅、源、漏的电容都等效到GNDPMOS的晶体管宽度W为r个单位其电阻仍为R所有端口（栅、源、漏）电容为rC本例中r=2，RPMOS=R, CPMOS=2C单位反相器(Unit Invertor)213112r=2r=3工艺A工艺B2C2CCCNMOS/PMOS等效电阻和电容（scaling k）定义单位反相器的NMOS的等效电阻为R效电容为C宽度k倍于标准的NMOS电阻为R/k （反比）电容为kC （正比）宽度k倍于标

15、准的PMOS电阻为rR/k （多了比例系数）电容仍为kCNMOS简化模型尺寸r=2标准反相器的电阻电容NMOSPMOSr (ratio)12k (sizing scale)12ResistanceRrR/k=RCapacitanceCkC=2C1312NMOSPMOSr (ratio)13k (sizing scale)13ResistanceRrR/k=RCapacitanceCkC=3C标准反相器延时（无负载）注意，实际上单位反相器的上升和下降时间是不对称的，但相对比较接近12YA3CRR3CRRtr=3RCtf=3RCR已经含ln2标准反相器的延时通常作为其他门的标准 为=3RC根据标准

16、r得到一般逻辑门电路最坏情况下的上、下拉电阻和标准反相器匹配上拉：单个PMOS导通，须和标准PMOS一样W=2下拉：两个NMOS串联，每个须为标准NMOS的一半W=22ABABYint12YAABABYint1ABABYint2222根据标准r得到一般逻辑门电路2ABABYint12YA22222ABABYint13YA33222ABABYint11442ABABYint116622复合逻辑门电路(r=2)ABDCYABCD12YA2244224422ABDCYABC4224421222AOI22AOI21复合逻辑门电路(r=2)ACDBYACBD12YA2244224422ABCYABC42

17、422OAI222222OAI21复合逻辑门电路(r=3)ABDCYABCD13YA2266226622ABDCYABC6226621222复合逻辑门电路(r=3)ACDBYACBD13YA2266226622ABCYABC6263OAI222222OAI21节点电容(无扩散区合并)2ABABYx22222ABABYx1144Y 节点上，看到的是PMOS A和B的Cd，W=2和NMOS A的 Cd，W=2CY=2C+2C+2C=6Cx 节点上，看到的是NMOS A的Cs和NMOS B的Cd，W=2Cx=2C+2C=4Cx 节点上，看到的是PMOS A的Cd和PMOS B的Cs，W=4Cx=4C

18、+4C=8CY 节点上，看到的是NMOS A和B的Cd，W=1和PMOS B的 Cd，W=4CY=1C+1C+4C=6C输入A和B均看到一对PMOS和NMOS的Cg，故CA=CB=2C+2C=4C输入A和B均看到一对PMOS和NMOS的Cg，故CA=CB=1C+4C=5C版图设计影响1：扩散区大小的几种情况扩散区大小是由版图限制或决定的Metal1需要4，Metal1与Poly间隔需要，Poly间隔3Weste，Ch 2, Fig. 2.8wCwCwC/2wCwCwCwCwCwCwC共享节扩散区的两个晶体管CCCC2NAND门的实际情况Y输出上是4C，中间节点x上的是C，其他接地不算2C2C/

19、22C2C2C2CxY2C22C2C2C2C2C2ABABYx22224CCNAND门充放电电路（模式相关时延）注意这里的假设（Cx是否带电，和之前的状态有关）同时注意使用的Elmore模型注意我们忽略了对抗驱动的影响（充、放电时的下、上拉网络的驱动强度）ABABYx2ABABYx22224CC4CCtf(worst)(R/2)C+(R/2+R/2)4C=4.5RCR/2R/2ABABYx4CCRRtr(worst)=R4C+RC=5RC=5/3 ABABYx4CCRRtr(medium)=(R)4C=4RCA=1-0,B=1A=1, B=1-0A=B=0-1ABABYx4CCRRtr(bes

20、t)=(R/2)4C=2RCA=B=1-0NOR门的实际情况Y输出上是5C，中间节点是2C4C/24C4CCCC2ABABYx1144CCC4C24C4C练习，分析NOR门延时的情况三输入与非门(NAND3)的例子NAND3未考虑P型扩散区的合并及N型扩散区的缩小下降延时（放电）上升延时（充电）假设PMOS只一个导通NMOS只一个断开必要条件PMOS全部断开NMOS全部导通不确定的条件之前的状态找到各输入情况下的寄生延时考虑P型扩散区的合并棒图的分析233C2C2C3C/23C/2版图设计的影响2：宽晶体管的折叠（Folding）折叠可以保持沟道电阻一样的同时，减少扩散电容复合门，简化分析（只

21、关注链路电容）充电时间：(R/2)(8C)+R(6C) = 10RC (只算充电链路上的电容)【忽略了对x1的充电】放电时间： (R/2)(C)+R(6C) = 6.5RC (只算放电链路上的电容）【忽略了对x2的放电】1226C448C4Cx2x1Y线性延时模型和驱动其他逻辑门级联反相器节点B上的电容包括（1）自身的（漏极）扩散电容（2）导线的电容（暂时忽略）（3）负载的反相器的栅电容反相器级联把所有电容等效成接地的电容3CR3C11单位反相器级联tp=R(3C)+R(3C)=2驱动反相器的自负载（寄生电容）负载反相器的（栅电容）总的时延由：驱动反相器的寄生延时和负载反相器的负载延时（努力延

22、时）组成3CR3C11 123CR6C216CR/23C226CR/26Ctp=9RC=3=3RC+6RCtp=6RC=2=3RC+3RCtp=4.5RC=1.5=3RC+0.5R3Ctp=6RC=2=3RC+0.5R6C寄生时延与驱动的尺寸无关，与负载亦无关是本征的（因为变宽的同时，电容和电阻反向变化）-我们稍后会看到，这其实只与结构有关-并用逻辑努力来定义这种关系单位反相器驱动m个完全相同的单位反相器1mtpd=(3+3m)RC=(1+m)1111延时随着负载门的尺寸的增加线性增长延时随着负载门的数量的增加线性增长m个w 倍单位反相器驱动m个完全相同的单位反相器tpd=(3w+3m)C(R

23、/w)=(3+3m/w)RC =(1+m/w)w111加宽驱动反相器降低了总延时（因为电阻小了，驱动能力强了）减少的主要部分来自负载的充放电但寄生延时并没有减少（因为电阻小的同时、自寄生电容大了）同时，变大的驱动反相器需会有更大的输入电容（驱动他的前级会看到更大的负载）m个扇出 h 的概念（Fanout）扇出h为外部负载（不计算寄生）比上驱动门的输入电容h=3mC/3wC=m/w驱动门的扩散电容是寄生的内部负载，外部无关负载是所驱动的门的输入电容的总和输入负载寄生/内部负载注意这里反相器寄生等于输入但计算扇出是外部的负载比上驱动门的输入（栅电容）tpd=(3w+3m)C(R/w)=(1+m/w

24、)=(1+h) 这里(1+h)中的1来自寄生电容，由驱动的反相器结构决定，和驱动反相器的尺寸w无关。推广到其他门，则可以说tpd=(p+h) 。p是我们将引入的寄生延时概念应用扇出计算单位反相器驱动与非门11NAND门的输入电容为4C扇出h=4C/3C=4/3用反相器的(p+h) 计算tpd=(1+4/3)=7/3应用RC模型计算得：tpd=R(3C+4C)=7RC=(7/3)3RC4C3C124C6C扇出h=4C/6C=4/6=2/3用反相器的(p+h) 计算tpd=(1+2/3)=5/3应用RC模型计算得：tpd=(R/2)(6C+4C)=5RC=(5/3)3RC228C6C扇出h=8C/

25、6C=4/3tpd=(1+4/3)=7/3应用RC模型计算得：tpd=(R/2)(6C+8C)=7RC=(7/3)3RC注意，tpd只表示从驱动输入到输出的这段时延单位反相器驱动单位NAND22x单位反相器驱动单位NAND22x单位反相器驱动2x NAND2逻辑努力g的概念114C3C6Ctpd=R(6C+3C)=9RC=(3)3RC=3其中寄生时延为6RC，外部时延为3RC扇出h=3C/4C=3/4使用前面算法tpd=(2+3/4)=7/3?tpd=(2+(4/3)3/4) =(p+gh)124C6C6C不考虑扩散电容合并128C6C12Ch=6C/4C=3/2tpd=(p+gh)=(2+(

26、4/3)(3/2) =4 tpd=R(6C+6C)=4h=6C/8C=3/4tpd=(p+gh)=(2+(4/3)(3/4) =3tpd=(R/2)(12C+6C)=3使得负载延时与扇出系数有关，并之和驱动门结构相关术语本征延时 p逻辑努力 g扇出系数 h又称电气努力时延 d=p+gh努力延时f=gh又称单级(stage)努力也叫门(gate)努力全部是相对值没有单位注意符号上Weste和Rabaey会有区别，特别是h和fDelay in a Logic Gate70Gate delay:d = h + peffort delayintrinsic delayEffort delay:h =

27、g flogical efforteffective fanout = Cout/CinLogical effort is a function of topology, independent of sizingEffective fanout (electrical effort) is a function of load/gate sizeRabaey参考书Logical Effort:Designing Fast CMOS CircuitsIvan E. SutherlandBob F. SproullDavid L. Harris驱动能力与g的关系逻辑努力g与驱动强度的概念1111

28、 计算器件结构的逻辑努力使得该结构的上拉和下拉电阻和单位反相器一样求该情况下其输入电容与标准反相器电容的比值该器件的寄生延时和单位反相器的比值由于上下拉的R和单位反相器一样，其实是求C的比值这一切都和所参考的标准，单位反相器有关这里极端简化，忽略了中间节点电容，及不考虑电容合并（也就是一切电容只与晶体管尺寸有关，与其连接的方式无关）3输入NAND门的逻辑努力Cin=5, g=5/3, Cin=3, g=3/3=1, Cout=3, pinv=3RC=1222333Cout=9, p=9/3=3222333将单位反相器延时归一化为13输入NOR门的逻辑努力Cin=7, g=7/3,Cin=3,

29、g=3/3=1, Cout=3, p=1=3RCCout=9, p=9/3=36标准66111666111将单位反相器延时归一化为1各类门逻辑努力g与输入的关系工艺比例r=2的情况下NAND门的逻辑努力随n增大NOR门的逻辑努力随2n增大三态门和多路开关的逻辑努力保持为2XOR和XNOR门最大，且与输入端口有关注意相同输入下NOR的逻辑努力更大注意XOR，XNOR最大各类门逻辑本征延时p与输入的关系工艺比例r=2的情况下NAND门与NOR门的本征延时均相同因为Cout永远一样三态门和多路开关随2n变化说明注意r=3的情况3339993Cin=6, g=6/4=3/2, Cout=12, p=1

30、2/4=3Cin=10, g=10/4=5/2, Cout=12, p=12/4=3Cin=4, g=4/4=1, Cout=4, p=1=4RC单位反相器，r=3扇出例子:一级门驱动数个门假设65nm工艺中单位反相器的为3ps，计算扇出等于4的时候的反相器延时利用前面的扇出公式，得到这里的h=4单位反相器寄生延时p=1单位反相器逻辑努力g=1d=p+gh=1+14=5tpd=d=53=15ps归一化延时实际延时级联例子（1）：环形振荡器每级均为单位反相器，p=1,g=1每个反相器看到的扇出为 h=1每级反相器的归一化时延 d=p+gh=1+11=2, 即tpd=23=6psN 级反相器共时延

31、 2N（一个翻转需要传播的归一化时间）发生两次翻转的时间为一个周期，T=22N=4N所以震荡频率为1/T=1/4N假如=3ps, 而N=31，则f=1/(4 31 3ps）=2.7GHz考虑3输入NAND扇出到h个同样的NAND门外部负载为5hC，扇出为f=5hC/5C=h下降延时，（放电的等效电路）寄生，内负载扇出，电气努力，外负载寄生时延，本征时延努力时延，外部时延p=d+gh=4+(5/3)h上升延时，（充电的等效电路）须考虑最坏情况，A=B=1, C=1-0ABC从数据表中提取逻辑努力局限性路径逻辑努力多级逻辑网络路径逻辑努力为各级逻辑努力的积G=gi路径电气努力为输出与输入的比：H=

32、Cout/Cin我们设计时只知道两端的要求及中间的逻辑结构，不知道电气特性（需要依据大小设计）路径努力为各单级努力的积（没有分支）：F=fi= gihiF=GH核心概念：先不管中间门的尺寸，只在乎须要的逻辑，和输入输出电容有分支的情况分支努力是：当前驱动晶体管后级的总输入电容比上待考察路径上的输入电容增大分支努力代表着总的电气努力加大了（）F=GBH引入分支努力：B=bi分支努力：b=(Conpath+Coffpath)/Conpath多级网络的延时路径努力延时加上路径寄生延时的和是最终延时目的：最小路径努力延时DF（因本征延时和尺寸无关）先只管电气努力，然后可以根据g来求扇出（尺寸）D=di

33、=DF+Pd1=p1+g1h1=p1+f1di=pi + gihi= pi+ fid2=p2+g2h2=p2+f2dN=pN+gNhN=pN+ fNDF=fiP= piD=di=DF+PDF=fiP= pi优化的限制与目的铅笔实验F=16, N=4级，1,2,2,4, 和92,2,2,2, 和81,1.78,3,3 和8.78F=fiN=known number限制（约束条件）最小化在所有数的乘积一定的约束条件下，所有数都相等时达到和是最小的D=di=DF+P由于P= pi不变最小化DF=fif1=f2=fi=F(1/N)例子1求G=gi求H=Cout/Cin求F=GBH求fi=F1/Nd递推各级大小zyx例子1求G=gi = 1(5/3)(4/3)1 = 20/9求H=Cout/Cin = 20 /10 = 2求F=GBH = 20/92 = 40/9求fi=F1/N = 1.45递推各级大小z 1(20/z)=1.91 z=20/1.91=10.47y gh=f (4/3)(z/y)=1.91 y=(4/3)(10.47/1.91)=7.3x (5/3)(y/x)=1.91 x=(5/3)7.3/1.9