数字电路课件：第3章 常用组合逻辑电路及MSI组合电路模块的应用

1、第3章 常用组合逻辑电路及MSI组合电路模块的应用学习要点： 加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法 基于中规模集成电路的组合逻辑电路设计加法器数值比较器编码器译码器数据选择器数据分配器退出第3章 常用组合逻辑电路及MSI组合电路模块的应用编码器二进制编码器二-十进制编码器退出实现编码操作的电路称为编码器。（一） 二进制编码器1、3位二进制编码器输入8个互斥的信号输出3位二进制代码真值表逻辑表达式逻辑图2、3位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真值表逻辑表达式逻辑图8线-3

2、线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。2、集成3位二进制优先编码器ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。 YEX 0表示是编码输出； YEX 1表示不是编码输出。集成3位二进制优先编码器74LS148集成3位二进制优先编码器74LS148的真值表输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效集成3位二进制优先编码器74LS148的级联16线-4线优先编码器（二） 二-十进制编码器1、8421 BCD码编码器输入1

3、0个互斥的数码输出4位二进制代码真值表逻辑表达式逻辑图2、8421 BCD码优先编码器真值表逻辑表达式逻辑图3、集成10线-4线优先编码器本节小结用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。译码器二进制译码器二-十进制译码器显示译码器退出译码器的应用把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。(一) 二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个

4、为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。1、3位二进制译码器真值表输入：3位二进制代码输出：8个互斥的信号逻辑表达式逻辑图电路特点：与门组成的阵列2、集成二进制译码器74LS138A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、 、为选通控制端。当G11、 时，译码器处于工作状态；当G10、时，译码器处于禁止状态。真值表输入：自然二进制码输出：低电平有效3、74LS138的级联二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信

5、号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。（二） 二-十进制译码器1、8421 BCD码译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。真值表逻辑表达式逻辑图将与门换成与非门，则输出为反变量，即为低电平有效。、集成8421 BCD码译码器74LS42（三） 显示译码器1、数码显示器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。b=c=f=g=1，a=d=e=0时c=d=e=f=g=1，a=b=0时共阴极2、显示译码器真值表仅适用于共阴极

6、LED真值表逻辑表达式逻辑图（四） 译码器的应用1、用二进制译码器实现逻辑函数画出用二进制译码器和与非门实现这些函数的接线图。写出函数的标准与或表达式，并变换为与非-与非形式。2、用二进制译码器实现码制变换十进制码8421码十进制码余3码十进制码2421码本节小结把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可

7、实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。加法器半加器和全加器加法器加法器的应用退出1、半加器（一） 半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位1、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。全加器的逻辑图和逻辑符号 用与门和或门实现 用与或非门实现先求Si和Ci。为此，合并值为0的最小项。再取反，得：实现多位二进制数相加的电路称为加法器。1

8、、串行进位加法器（二） 加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。2、并行进位加法器（超前进位加法器）进位生成项进位传递条件进位表达式和表达式4位超前进位加法器递推公式超前进位发生器加法器的级连集成二进制4位超前进位加法器（三） 加法器的应用8421 BCD码转换为余3码BCD码+0011=余3码本节小结能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加

9、的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。数值比较器1位数值比较器4位数值比较器数值比较器的位数扩展退出用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。（一） 1位数值比较器设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。逻辑表达式逻辑图（二） 4位数值比较器真值表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0和A与B的比较结果，A

10、B、AB、 AB必须预先预置为0 ，最低4位的级联输入端AB和A=B 必须预先预置为0、1。本节小结在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展时需注意TTL电路与CMOS电路在连接方式上的区别。数据选择器4选1数据选择器集成数据选择器用数据选择器实现组合逻辑函数退出（一） 4选1数据选择器

11、真值表逻辑表达式地址变量输入数据由地址码决定从路输入中选择哪路输出。逻辑图（二） 集成数据选择器集成双4选1数据选择器74LS153选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y0。集成8选1数据选择器74LS15174LS151的真值表（三） 用数据选择器实现逻辑函数基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。

12、基本步骤确定数据选择器确定地址变量 2 1 n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数 1 选用74LS153 2 74LS153有两个地址变量。求Di 3 （1）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得： 3 画连线图 4 4 求Di的方法（2）真值表法C=1时L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0时L=1，故D1=C求Di的方法（3）图形法D0D1D3D2用数据选择器实现函数：例选用8选1数据选择器74LS151设A2=A、A1=B、A0=C求D

13、iD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1画连线图本节小结数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。用数据选择器实现组合逻辑函数的步骤：选用数据选择器确定地址变量求Di画连线图。数据分配器1路-4路数据分配器集成数据分配器及其应用退出（一） 1路-4路数据分配器由地址码决定将输入数据送给哪路输出。真值表逻辑表达式地址变量输入数据逻辑图（二） 集成数据分配器及其应用集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。由74LS138构成的1路-8路