数字电路与逻辑设计课件：第三章 part2常用组合逻辑模块

1、各知识单元的分数分配第0章 引论第一章 数制与编码 7%第二章 逻辑函数及其化简 15%第三章 组合逻辑电路 20%第四章 时序电路分析 30%第五章 同步时序电路设计 15%第六章 集成数/模和模/数转换器 5%第七章 可编程逻辑器件及其应用 8%第三章 组合逻辑电路3-1 二极管和三极管的开关特性3-2 数字集成器件简介3-3 常用组合逻辑模块3-4 组合电路分析3-5 组合电路设计3-6 险象与竞争3-7 小结组合电路： 当前输出仅和当前的输入有关3-3 常用组合逻辑模块一、并行加法器二、数值比较器三、译码器四、数据选择器五、常用组合逻辑器件 一个模块完成某个常用的特定的功能，如加法器、

2、数值比较器、编码器、译码器、数据选择器等。一、并行加法器1、4位加法器逻辑符号2、加法器的级联完成二进制数加法运算。加法器2位加法器3、加法器的应用用4位加法器构成余3码到8421码的转换器。余3码减去3得到8421码，减3用加-3实现，-3的补码为1101。3-3 常用组合逻辑模块一、并行加法器二、数值比较器三、译码器四、数据选择器五、常用组合逻辑器件二、数值比较器数值比较器：能够比较数值的大小、是否相等。例1：设计1个一位数值比较器1. 用门电路设计数值比较器例2：设计1个2位数值比较器。该比较器可对两个2位二进制值A（A1A0）和B(B1B0)进行比较。当AB时，FAB1，否则为0；当A

3、=B时，FA=B1，否则为0；当AB时，FAB1，否则为0。 例3：设计四位比较器用SSI设计一个四位二进制数比较器，输入为A=A3A2A1A0，B=B3B2B1B0，输出包括FAB，FAB，FAB和 FA=B。通过分析逻辑功能直接导出逻辑表达式。例3（续）用：74LS04、74LS08、74LS86、74LS21、74LS64、各一片组成。P64，表3.52、4位数值比较器7485的逻辑符号级联输入3、4位数值比较器功能表4、4位数值比较器扩展成8位比较器4、数值比较器的应用例1：电路分析。1010001F(A3,A2,A1,A0)m(515)例2：用四位数值比较器实现 F(A3,A2,A1

4、,A0) m(0,1,2,3,4,5)。问题：PQ 作为输出端时A0A1A2A3F1010001FA0A1A2A30110010问题：如何用四位数值比较器构成修正信号产生电路F(CO3,F3, F2, F1)= CO3+ CF9 = CO3+ F3F2+F3Flm(515)3-3 常用组合逻辑模块一、并行加法器二、数值比较器三、译码器四、数据选择器五、常用组合逻辑器件三、译码器译码器：把输入的二进制代码转换成对应的输出信号，常用的译码器有变量译码器和显示译码器等。1. 变量译码器二进制译码器：输入： N位二进制代码，又称地址输入端；输出：2N个，每个输出与一个最小项相对应。变量译码器有二进制译

5、码器和二-十进制译码器 。例1：2-4线译码器2线4线译码器：输入是二位二进制代码、有四种输出，四个输出端分别对应一种输入状态。双2-4译码器 3-8译码器74138：地址输入端：A2、 A1、 A0 译码输出端： 使能端：3-8译码器功能表 使能情况下，在A2A1A0的任何一种输入组合下:只有与该输入组合对应的一个输出端为0（有效）;其余各输出端为1（无效）当译码器处于工作状态时，每输入一个二进制代码将使对应的一个输出端为低电平（输出端为低电平有效时)，而其它输出端均为高电平。74LS138输出端为低电平有效变量译码器的扩展（1）例2：用两片3-8译码器组成4-16译码器变量译码器的扩展（2）例3：用5片2-4译码器组成4-16译码器（树型扩展）用变量译码器实现组合逻辑函数 当使能端使能时，译码器输出了所有最小项的反，一般逻辑函数可以写成最小项表达式，因此，用译码器实现一般逻辑函数很方便。实现组合逻辑函数F（A，B，C） 比较以上两式可知，把3线8线译码器74LS138地址输入端（A2A1A0）作为逻辑函数的输入变量（ABC），译码器的每个输出端Yi都与某一个最小项mi相对应，加上适当的门电路，就可以利用译码器实现组合逻辑函数。例4：电路分析逻辑功能：全减器例5：用3-8译