计算机组成基础学习知识原理试卷及其规范标准答案

1、/.、选择题.假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校 验的字符码是。A 11001011 B 11010110 C 11000001 D11001001. 8位定点字长的字，采用2的补码表示时，一个字所能表示的整 数范围是。A.T28+127B. T27 +127 C. T29+128D.-128+128.下面浮点运算器的描述中正确的句子是： a）浮点运算器可用阶码部件和尾数部件实现 b）阶码部件可实现加、减、乘、除四种运算 c）阶码部件只进行阶码相加、相减和比较操作 d）尾数部件只进行乘法和减法运算.某计算机字长16位，它的存贮容量是64KB,若按字编址，那 么它的寻址范围

2、是A. 64K B. 32K C. 64KB D. 32 KB.双端口存储器在 情况下会发生读/写冲突。a）左端口与右端口的地址码不同b）左端口与右端口的地址码相同c）左端口与右端口的数据码不同d）左端口与右端口的数据码相同.寄存器间接寻址方式中，操作数处在。A.通用寄存器 B.主存单元 C.程序计数器 D.堆栈.微程序控制器中，机器指令与微指令的关系是 。a）每一条机器指令由一条微指令来执行b）每一条机器指令由一段微指令编写的微程序来解释执行c）每一条机器指令组成的程序可由一条微指令来执行d） 一条微指令由若干条机器指令组.按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是全用行运算的乘

3、法器全并行运算的乘法器串一并行运算的乘法器并一用型运算的乘法器.由于CPU内部的操作速度较快，而CPU访问一次主存所花的时 问较长，因此机器周期通常用 来规定。a）主存中读取一个指令字的最短时间主存中读取一个数据字的最长时间主存中写入一个数据字的平均时间主存中读取一个数据字的平均时间.程序控制类指令的功能是 。A进行算术运算和逻辑运算B进行主存与CPU之间的数据传送C 进行CPU和I / O设备之间的数据传送D改变程序执行顺序.从器件角度看，计算机经历了四代变化。但从系统结构看，至今 绝大多数计算机仍属于型计算机。A.并行B.冯.诺依曼C.智能D.实时处理.关运算器的描述，是正确的。A.只做加

4、法B.只做算术运算C.既做算术运算又做逻辑运算D.只做逻辑运算.下列数中最小的数是。A. (100101) 2 B. (50) 8 C. (100010) bcd D. (625) 16. 4. 表示法主要用于表示浮点数中的阶码。A.原码B.补码C.反码 D.移码.长32位，其中1位符号位，31位表示尾数。若用定点小数表示， 则最大正小数为。A + (1 - 2-32)B + (1 - 2-31)C 2-32D 2-31.储器是计算机系统中的记忆设备，它主要用来 。A.存放数据B.存放程序C.存放微程序D.存放数据和程序.以下四种类型指令中，执行时间最长的是。A.RR型指令 B.RS型指令 C

5、.SS型指令D.程序控制指令.单地址指令为了完成两个数的算术运算，除地址指明的一个操作 数外，另一个操作数常采用 寻址方式。A.堆栈 B.立即 C.隐含D.间接.某计算机字长32位，其存储容量为4MB,若按半字编址，它的 寻址范围是。A 4MB B 2MB C 2M D 1M.贮器和CPU之间增加cache的目的是。A 解决CPU和主存之间的速度匹配问题B扩大主存贮器容量C 扩大CPU中通用寄存器的数量D既扩大主存贮器容量，又扩大 CPU中通用寄存器的数量、填空题. (26)io (63)16 (135)8的信用十进制表示为A. Cache是一种A存储器、是为了解决 CPU?口 B之间C上不匹

6、配而采用的一项重要硬件技术。.选择型DMA空制器在物理上可以连接A 个设备、在逻辑上只允许连接B个设备，适合连接C设备。.指令格式是指指令用A 表示的结构形式，通常由B字段和C字段组成。. DM所口 CPU分时使用内存的三种方式是： A , B 2C.若浮点数格式中介码的基数已定，尾数用规格化表示，浮点数的 表示范围取决于A 的位数，精度取决于B 的位数。.指令格式中，操作码字段表征指令的A,地址码字段指示 B 。.模4交叉存储器是一种A存储器，它有B 个存储模块，每个模块有它自己的地址存储器，和 C寄存器。.按IEEE754标准，一个浮点数由 ,阶码E ,尾数m三部 分组成。其中阶码E的值等

7、于指数的 ，加上一个固定 c.储器的技术指标有 , , ,和存储器带宽。.指令操作码字段表征指令的 ,而地址码字段指示。. 一个定点数由 ?口 网部分组成。根据小数点位置不同，定点数有和纯整数之分。.对存储器的要求是, , 。为了解决这三方 面的矛盾计算机采用多级存储体系结构。.当今的CPU芯片除了包括定点运算器和控制器外，还包括 , 运算器和 管理等部件。. RISC指令系统的最大特点是： ; ; 种类 少。只有取数/存数指令访问存储器。三、计算题.已知X= - 0. 1010, Y= +0. 1111,用补码并行乘法或布斯算法求X*Y补的积， 并求出X*Y的积的真值。(提示：要求先写出X、

8、Y的补码形式，然后进行补码并 行乘法或布斯算法的计算).已知四位信息码为1110,设计可纠一位错的海明码。在传送此海明校验码的过程中，接收方收到数据后，进行检查结果&S=101, 说明什么问题？如何处理？.设有两个浮点数Ni = 2j1 X Si , N = 2j2 X S2 ,其中阶码2位，阶符1位， 尾数四位，数符一位。设：j 1 = (-10 ) 2 ,S 1 = ( +0.1001) 2j 2 = (+10 ) 2 ,S 2 = ( +0.1011) 2求：Ni XN ,写出运算步骤及结果，积的尾数占 4位，要规格化结果，用原码阵列乘法器求尾数之积。.已知 x = - 0.01111

9、,y = +0. 11001,求x 补，-x 补，y 补，-y 补 x + y = ? , x - y = ?.已知 x = - 0.01111 ,y = +0.11001,求x 补，-x 补，y 补,-y 补 x + y = ? , x - y = ?四、简答题1、简述一下中断响应的条件 2、某指令系统指令长度固定长度12位，操作码部分长4位。试提出一种分配 方案，使指令系统有12条二地址指令，45条单地址指令和200条零地址指令。3.计算机中的存储系统通常采用高速缓存（Cache）,其中Cache和主存之间的 映射关系有哪三种？这三种映射中哪种映射实现所需要硬件电路最少？它的缺 点是什么？

10、4.某指令系统指令长度固定长度12位，操作码部分长4位。有人提出一种分配 方案，使指令系统有12条二地址指令，56条单地址指令和200条零地址指 令。此方案能否成功？如果成功写出各种指令的操作码范围，如果不成功说明原因。五、综合题1、指令格式如下所示，OP为操作码字段，试分析指令格式特点31262218 1716 150OP源寄存器变址寄存器偏移量2、某机器中，已知配有一个地址空间为（0000 1FFF）16的ROME域，现在用一 个SRAMK片（8KX 8位）形成一个16Kx 16位的ROME域，起始地址为（2000）16 。假设SRAME片有CS和WE空制端，CPLM址总线A15A ,数据

11、总线 为25D0 ,控制信号为R / W （读/写），MREQ当存储器读或写时，该信 号指示地址总线上的地址是有效的）。要求：（1）满足已知条件的存储器，画出地址译码方案。（2）画出ROMf RAM同CPU连接图。3、某计算机的数据通路如图2所示，其中M 一主存，MBR一主存数据寄存器， MAR一主存地址寄存器， R0-R3通用寄存器，IR一指令寄存器，PC一程序计数器（具有自增能力），C、D-暂存器，ALU一算术逻辑单元（此处做加法器看待），移位器一左移、右移、直通传送。所有双向箭头表示信息可以双 向传送。请按数据通路图画出“ ADD （R1）, （R2） +”指令的指令周期流程图。该指令的

12、 含义是两个数进行求和操作。其中源操作地址在寄存器 R1中，目的操作数寻址 方式为自增型寄存器间接寻址（先取地址后加 1）。4、已知某种RAM芯片规格为4K*4 ,请用此芯片构成一个8K*8的存储器。画 出存储器与CPU的连线，门电路自选。如果此存储器的首地址为1000H那么此存储器最后一个存储单元的地址为多少？5、某计算机有如下部件：ALU移位器,主存 M主存数据寄存器MDR主存地 址寄存器MAR指令寄存器IR,通用寄存器RR ,暂存器C和Do(1)请将各逻辑部件组成一个数据通路，并标明数据流向。(2)画出“ADDR, (R)”指令的指令周期流程图，指令功能是(R)+(R)CR2MDRMAR

13、6、运算器结构如下图所示，Ri , R2, R3是三个寄存器，A和B是两个三选一 的多路开关，通路的选择由AS。,ASi和BSo , BSi端控制，例如BSoBSi = 11时， 选才 R3 , BS0BS1 = 01时，选择R1,ALU是算术/逻辑单元。S1S2为它的 两个操作控制端。其功能如下：S1S2 = 00 时，ALU 输出=AS1S2 = 01 时，ALU 输出=A + BS1S2 = 10 时，ALU 输出=A - BS1S2 = 11 时，ALU 输出=A B 请设计控制运算器通路的水平微指令格式。练习题参考答案:一、选择二、填空三、计算1、解： 凶补=1 . 0110, (1

14、 分)Y补=0.1111, 将数据 X=(1) . 0110 Y=(0) . 1111,送入并行补码乘法电路(1) . 0110X (0) . 1111(1)01100110(1)0110+(0)(0)(0)(0)(0)(1).01101010(1)0110X*Y补=1 . 01101010X*Y = - 0 . 100101102、解：因为 X+Y+1 y = 15 (-13) = -195四、简答1、答：有中断请求信号发生且该中断请求未被屏蔽CPU处于开中断状态没有更重要的事要处理(没有优先级更高的中断请求或工作)CPU刚刚执行的指令不是停机指令在一条指令结束时响应2、答：00001011

15、:二地址指令11000000- 1110110Q 单地址指令111011010000111110010111 零地址指令3、答：全相联映射、直接映射、组相联映射。其中直接映射所需电路最少，但是操作过程 中Cache与主存数据替换过程中冲突率最高，是它的缺点。4、答：不成功，因为如果保证有12条二地址指令，56条单地址指令，那么最多还可以分配128条零地址指令。0000 1011:二地址指令11000000 11110111:单地址指令111110000000111111111111:零地址指令五、综合1、解： (1)操作码字段为6位，可指定26 = 64种操作，即64条指令。(2)单字长(32

16、)二地址指令。(3) 一个操作数在源寄存器(共 16个)，另一个操作数在存储器中(由变址寄存 器内容+偏移量决定)，所以是RS型指令。2、解：存储器地址空间分布如图 1所示，分三组，每组 8K X 16位。由此可得存储器方案要点如下：组内地址：A12 A0 (A。为低位)；组号译码使用2 : 4译码器；RAM 1 , RAM 2各用两片SRAM芯片位进行并联连接， 其中一片组成高8 位，另一片组成低 8位。用MREQ作为2 : 4译码器使能控制端，该信号低电平(有效)时，译码器工作。_ _CPU的R / W B 号与SRAM的 WE端连接，当 R / W = 1时存储器执行读 操作，当R /

17、W = 0时，存储器执行写操作。如图2图10000IFFFZDOOJFFP 40005FFF 60007FFFMREQCRIWROMcsQlD* 1Ol5RAMBKX4RAM KX4Ji .I;1 RAM 8KX4RAM8KX4- 0一。3、解：“ADD (R1), (R2) +”指令是SS型指令，两个操作数均在主存中。其中源操作数地址在R1中，所以是 R1间接寻址。目的操作数地址在R2中，由R2间接寻址，但 R2的内容在取出操作数以后要加1进行修改。指令周期流程图如下:送指令地址PCMAR取指令“TMBRf瓦(PC)川1译码(花1)一 MAR取源操作数(7?X)*MAR取目的操作效一 MBR 一。加(C)+DAMBR修改 (D)+E -7?才4、解：(8K*8 ) / (4K*4 ) =4图略。首地址1000H,末地址2FFFH5、解：(1)各功能部件联结成如图所示数据通路:(2)此指令为RS型指令，一个操作数在 相加结果放在Ri中。Ri中，另一个操作数在