数字系统设计试卷:10B卷数字系统设计_第1页
数字系统设计试卷:10B卷数字系统设计_第2页
数字系统设计试卷:10B卷数字系统设计_第3页
数字系统设计试卷:10B卷数字系统设计_第4页
数字系统设计试卷:10B卷数字系统设计_第5页
已阅读5页,还剩4页未读 继续免费阅读

下载本文档

版权说明:本文档由用户提供并上传,收益归属内容提供方,若内容存在侵权,请进行举报或认领

文档简介

1、姓名 学号 学院 专业 座位号 ( 密 封 线 内 不 答 题 )密封线线_ _ 诚信应考,考试作弊将带来严重后果! 华南理工大学期末考试 数字系统设计 试卷 B注意事项:1. 考前请将密封线内各项信息填写清楚; 2. 所有答案请直接答在试卷上; 3考试形式:闭卷; 4. 本试卷共 大题,满分100分,考试时间120分钟。题 号一二三四五六总分得 分评卷人单项选择题(共10道,每题3分)1、综合是EDA设计流程的关键步骤,在下面对综合的描述中,_是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;B.综合就是将电路的高级语言转化成低级的,可与FPGA / CPLD的基本结构

2、相映射的网表文件;C.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束;D.综合可理解为一种映射过程,并且这种映射关系是唯一的,即综合结果是唯一的。2、大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是_ 。 A.FPGA全称为复杂可编程逻辑器件;B.FPGA是基于乘积项结构的可编程逻辑器件;C.基于SRAM的FPGA器件,在每次上电后必须进行一次配置;D.在Altera公司生产的器件中,MAX7000系列属FPGA结构。3、VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述_。A.器件外部

3、特性;B.器件的内部功能;C.器件的综合约束;D.器件外部特性与内部功能。4不完整的IF语句,其综合结果可实现_。A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路5.下列语句中是并行语句的是_。A. IF流程控制语句B. CASE流程控制语句C. FORLOOP语句D. PROCESS语句6. 下列电路模块中属于时序电路的是_。A. 优先级编码器B. 3-8译码器C. JK触发器D. 异或门电路7VHDL属于是_描述语言。A普通硬件 B行为C高级 D低级8. 基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为是_设计法。A自底向上 B 自顶向下C积木式D顶层9、在V

4、HDL中,_不能将信息带出对它定义的当前设计单元。 A 信号 B 常量 C 数据 D 变量10、_不属于FPGA的基本组成。A 可编程逻辑块CLB B 可编程互连单元(I/O)C SRAM D 乘积项单元简答题(共4道,每题5分)简述信号与变量的区别,并举例说明两者的用法。简述同步时序电路moore机的模型。简述固有延时与传输延时的产生机理及两者之间的区别。4、如何消除状态机输出的毛刺,给出两种解决方法。三、设计题:根据下面综合后的LATCH和DFF的逻辑示意图,分别写出VHDL代码,包括实体和结构体(10分)。并简述LATCH和DFF的区别(2分)。 四、设计题(二选一作答,请在作答的题前打

5、“”,10分)1利用VHDL语言,设计一个通用的移位寄存器,数据宽度为4,复位优先级高于置位,置位优先级高于数据加载。实体说明如下,请补充结构体。 library IEEE;use IEEE.std_logic_1164.all;entity shft_reg isport (DIR : in std_logic; -dir为1时右移 -dir为0时左移CLK : in std_logic; -时钟信号RESET : in std_logic; -同步复位信号SET : in std_logic; - 同步置位信号LOAD : in std_logic;- 同步加载数据信号SI : in st

6、d_logic; - 串行输入数据DATA : in std_logic_vector(3 downto 0); -并行输入的预置数data_out : out std_logic_vector(3 downto 0)-并行数据输出);end entity;architecture shft_reg_arch of shft_reg is signal TEMP_data_out : std_logic_vector(3 downto 0); beginend architecture;2. 下图所示电路是某数字系统的控制器。其中Z是系统数据处理器的状态信号;C1和C2是控制器输出的控作信号。试画出该控制器的ASM图。五、设计题:下图是脉宽数控调制信号发生器逻辑图,此信号发生器是由两个完全相同的可自加载加法计数LCNT8组成的。8位可自加载加法计数器中CLK是工作时钟,LD是预置数加载信号,D是预置数,CAO是计数溢出输出。写出可自加载加法计数LCNT8的VHDL代码。(8分)写出脉宽数控调制信号发生器的VHDL代码。(8分)六、设计题:设计一个用于主干道与支道公路交叉路口的交通灯信号控制器,要求是优先保证主干道的畅通。平时处于“主干道绿灯,支道红灯”状态,只有在支道有车辆要穿行主干道时,才将交通灯切向“主干道红灯,支道绿灯”,一旦支道无车辆

温馨提示

  • 1. 本站所有资源如无特殊说明,都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等,如果需要附件,请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸,网页内容里面会有图纸预览,若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间,仅对用户上传内容的表现方式做保护处理,对用户上传分享的文档内容本身不做任何修改或编辑,并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容,请与我们联系,我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

评论

0/150

提交评论