数字系统设计试卷：2011年_数字系统设计试题 B卷 答卷_第1页
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文档简介

1、姓名 学号 学院 专业 座位号 ( 密 封 线 内 不 答 题 )密封线线_ _ 诚信应考,考试作弊将带来严重后果！ 华南理工大学期末考试数字系统设计试卷B注意事项：1. 考前请将密封线内各项信息填写清楚； 2. 所有答案请在答题纸上答题，试卷上答题无效； 3考试形式：开（闭）卷； 4. 本试卷共 三 大题，满分100分，考试时间120分钟。题 号一二三四总分得 分评卷人一简答题（共24分）1略。 二. 分析题（33分）1library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sig_var

2、 isport( clk,rst:in std_logic; q1:out std_logic_vector(3 downto 0);end sig_var;2.S1和S2:S3:3按要求转换下列程序。（8分）（1） WAIT UNTIL clockEVENT AND clock=1; q = data;（2）If a(3)=1 then Y=”11”; Elsif a(2)=1 then Y=”10”;Elsif a(1)=1 then Y=”01”; Else Y= 00 ;End if;三. library ieee; - 1use std_logic_1164.all; - 2 use

3、 ieee.std_logic_1164.all;entity D-FF is - 3 D_FF p0: process (Clock) - 10 process(clock,reset) if (Reset=0 ) then - 11 begin reset=0 state =0; - 12 state=0; Qbar = not Q; - 16 Qbar clk,rst = rst,q = qout);STIMULUS: processbegin rst = 0; wait for 100 ns; -0 fsrst = 1;wait for 1 us; wait;end process; CLOCK_ : processbeginclk = 0;wait for 50 ns; -0 fsclk = 1;wait for 50

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