EDA课程设计报告数字电子时钟

1、. . I . . r . . EDA课程设计报告设计题目：数字时钟的设计班级：电气工程及其自动化*：*：日期： 2014年6月15日目录摘要一、课程设计任务及要求31.1实验目的31.2功能设计 PAGEREF _Toc295983324 h 4二、整体设计思想42.1性能指标及功能设计42.2总体方框图4三、详细设计 PAGEREF _Toc295983328 h 53.1数字时钟的构造： PAGEREF _Toc295983329 h 53.2控制模块的构造5按键处理模块6定时时钟模块6扫描时钟模块6定时计数模块6显示控制模块7四、主程序.7五、实验步骤145.1工程建立及存盘145.2

2、时序仿真145.3引脚锁定 145.4硬件测试155.5实验结果15完毕语15参考文献16EDA技术实现的数字电子时钟设计 指导教师：摘要 EDA技术在硬件实现方面融合了大规模集成电路制造技术，IC幅员设计技术、ASIC测试与封装技术、FPGA /CPLD编程下载技术、自动检测技术等；EDA技术为现代电子理论和设计的表达与实现提供了可能性。在现代技术的所有领域中，纵观许多得以飞速开展的科学技术，多为计算机辅助设计，而非自动化设计。显然，最早进入设计自动化的技术领域之一是电子技术，这就是为什么电子技术始终处于所有科学技术开展最前列的原因之一。不难理解，EDA技术已不是*一学科的分支，或*种新的技

3、能技术，应该是一门综合性学科。它融合多学科于一体，打破了软件和硬件间的壁垒，是计算机的软件技术与硬件实现、设计效率和产品性能合二为一，它代表了电子设计技术合应用激活速的开展方向。电子时钟以成为人们常生活中数字电子钟一般由振荡器，分频器，译码器，显示器等局部组成。电子时钟的应用非常广泛，应用于人家庭或车站、剧场、办公室等公共场所，给人们的生活，学习，工作，娱乐带来极大的便利，尽管目前市场上以有现成电子时钟集成电路芯片，价格廉价这些都是数字电路中最根本的，应用最广的电路。数字电子钟的根本逻辑功能框图如下：它是一个将时，分，秒显示于人的视觉器官的计时装置。他的计时装置的周期为24小时，显示满刻度为2

4、3时 59分59秒，另外应有校时功能。关键字：EDA；VHDL语言；电子时钟课程设计任务及要求1.1实验容选用适宜的可编程逻辑器件及外围电子元器件。设计一个数字电子钟，利用EDA软件QUARTUS进展编译及仿真，设计输入可采取VHDL硬件描述语言输入法和原理图输入法，并下载到EDA实验开发系统，连接外围电路，完成实际测试。1.2设计要求1用六个数码管显示时、分、秒信息2设置复位功能，可通过复位键将时、分、秒清零3具有时、分预置功能，可分别对时和分做递增设置和递减设置二、整体设计思想2.1性能指标及功能设计数字钟时常见的一种计数装置，数字钟以1Hz的频率工作。该设计完成数字钟的运行和显示。其主要

5、功能有：1数字钟以1Hz的频率工作，其输入频率为1MHz。2数字钟显示时、分、秒信息。这些显示信息在6个7段数码管上完成。3通过按键设置时、分信息。并且具有对数字钟的复位功能。复位键将时、分、秒清零，并做好重新计数的准备。按键具有预置时、分的功能。分别对当前的时和分信息做递增设置和递减设置。2.2总体方框图三、详细设计3.1数字时钟的构造该数字钟的控制局部由PLD芯片完成。该芯片的输入和输出接口由下面信号组成：输入信号：复位信号reset时钟输入信号clk小时递增信号inc_hour小时递减信号(sub_hour)分钟递增信号inc_min分钟递减信号sub_min输出信号：7段数码管选信号s

6、el7段数码管段选信号(q)3.2控制模块构造该设计分成下面五个模块：定时时钟模块、扫描时钟模块、按键处理模块、定时计数模块和显示控制模块。图11.2给出了这几个模块之间的信号连接关系。、按键处理模块由于VHDL语言的规则，将按键的处理和定时模块设计在一起。为了描述清楚，将对按键的处理进展说明。在该设计中，采用异步复位电路方式。当复位信号低有效时，计数器停顿计数，时、分、秒清零。对于小时的递增、递减按键操作，通过一个1Hz的计数时钟采样。图11.3给出了递增、递减的操作时序。当1Hz的div_clk信号的上升沿到来时，检测hour_inc和hour_dec按键，图中的虚线表示在时钟的上升沿对按

7、键信号进展采样。当hour_inc或hour_dec按键低有效时，对小时进展递加或递减操作。对于分钟的递加、递减按键操作，也是通过一个1Hz的计数时钟采样。原理同图11.3。、定时时钟模块定时时钟模块其作用就是将外部提供的1MHz的时钟，通过分频器后向模块的定时计数模块提供1Hz的定时计数时钟。在设计定时时钟模块时，采用同步计数电路。、扫描时钟模块扫描时钟模块的作用就是通过对1MHz的分频处理后，向显示控制模块提供适宜的显示扫描时钟，该时钟必须经过合理的设计，才能保证7段数码显示的稳定。在设计扫描时钟模块时，采用同步计数电路。、定时计数模块定时计数模块是该设计中最重要的一局部，在设计该模块时，

8、为了便于后续显示控制模块的设计，将时、分、秒进展别离，即小时分成了小时的十位和个位分别处理，分钟分成了分钟的十位和个位分别处理。秒分成了秒的十位和个位分别处理。在该设计中，采用24小时计数模式。例如：13：28：57。13为小时的表示，1为小时的十位，3为小时的个位；28为分钟的表示，2为分钟的十位，8为分钟的个位；57为秒的表示，5为秒的十位，7为秒的个位。秒的个位计数从0-9，即十进制计数。当秒的个位计数到9后，准备向秒的十位进位。秒的十位计数从0-5，即六进制计数。当秒的十位计数到5后，准备向分的个位进位。分钟的个位计数从0-9，即十进制计数。当分钟的个位计数到9后，准备向分钟的十位进位

9、。分钟的十位计数从0-5，即六进制计数。当分钟的十位计数到5后，准备向小时的个位进位。对于小时的处理比拟复杂，小时的十位和个位之间存在下面的关系：1当小时的十位为0或1时，小时的个位可以计数围为0-9，即十进制计数；2当小时的十位为2时，小时的各位可以计数的围为0-3，即四进制计数；、显示控制模块显示控制模块主要作用是在7段数码管上正确的显示0-9的数字。sel三位选择线和3-8译码器相连四、主程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.A

10、LL;entity clock is port(clk : in std_logic;rst : in std_logic;inc_min : in std_logic;sub_min : in std_logic;inc_hour : in std_logic;sub_hour : in std_logic;sel : out std_logic_vector(5 downto 0);q : out std_logic_vector(7 downto 0); end clock;architecture Behavioral of clock is signal sec_counter1:s

11、td_logic_vector(3 downto 0); signal sec_counter2:std_logic_vector(3 downto 0); signal min_counter1:std_logic_vector(3 downto 0); signal min_counter2:std_logic_vector(3 downto 0); signal hour_counter1:std_logic_vector(3 downto 0); signal hour_counter2:std_logic_vector(3 downto 0); signal divcounter :

12、 std_logic_vector(8 downto 0); signal div_clk : std_logic; signal scancounter : std_logic_vector(1 downto 0); signal scan_clk : std_logic; signal scan_out : std_logic_vector(2 downto 0); signal secseg1,secseg2,minseg1,minseg2,hourseg1,hourseg2:std_logic_vector(7 downto 0); beginprocess(rst,clk) begi

13、n if(rst=1)then divcounter=000000000; div_clk=0;elsif(rising_edge(clk)thenif(divcounter=111111111) then divcounter=000000000; div_clk=not div_clk; else divcounter=divcounter+1; end if;end if; end process;process(rst,clk) beginif(rst=1)then scancounter=00; scan_clk=0; elsif(rising_edge(clk)then if(sc

14、ancounter=11) then scancounter=00; scan_clk=not scan_clk; else scancounter=scancounter+1; end if; end if; end process;clock:process(div_clk,rst) begin if(rst=1)then sec_counter1=*0;sec_counter2=*0;min_counter1=*0;min_counter2=*0;hour_counter1=*0;hour_counter2=*0;elsif(rising_edge(div_clk)then if(inc

15、_min=1) then if(min_counter1=*9) then min_counter1=*5) then min_counter2=*0; else min_counter2=min_counter2+1; end if; else min_counter1=min_counter1+1; end if;elsif(sub_min=1) then if(min_counter1=*0) then min_counter1=*9; if(min_counter2=*0)then min_counter2=*5; else min_counter2=min_counter2-1; e

16、nd if; else min_counter1=min_counter1-1;end if;elsif(inc_hour=1) then if(hour_counter2=*2)then if(hour_counter1=*3)then hour_counter1=*0; hour_counter2=*0; else hour_counter1=hour_counter1+1; end if; else if(hour_counter1=*9) then hour_counter1=*0; hour_counter2=hour_counter2+1; else hour_counter1=h

17、our_counter1+1; end if; end if;elsif(sub_hour=1) then if(hour_counter1=*0)then if(hour_counter2=*0)then hour_counter1=*3; hour_counter2=*2; else hour_counter2=hour_counter2-1; hour_counter1=*9; end if; else hour_counter1=*9) then sec_counter1=*5) then sec_counter2=*9) then min_counter1=*5) then min_

18、counter2=*0; if(hour_counter2=*2) then if(hour_counter1=*3) then hour_counter1=*0; hour_counter2=*0; else hour_counter1=hour_counter1+1; end if; else if(hour_counter1=*9) then hour_counter1=*0; hour_counter2=hour_counter2+1; else hour_counter1=hour_counter1+1; end if; end if; else min_counter2=min_c

19、ounter2+1; end if;else min_counter1=min_counter1+1; end if; else sec_counter2=sec_counter2+1; end if; else sec_counter1=sec_counter1+1; end if; end if; end if; end process clock;process(rst,scan_clk) begin if (rst=1) then scan_out=000; elsif(rising_edge(scan_clk) then if(scan_out=101)then scan_out=0

20、00; else scan_out q=secseg1; sel q=secseg2; sel q=minseg1; sel q=minseg2; sel q=hourseg1; sel q=hourseg2; sel q=11111111;sel secseg1 secseg1 secseg1 secseg1 secseg1 secseg1 secseg1 secseg1 secseg1 secseg1 secseg1 secseg2 secseg2 secseg2 secseg2 secseg2 secseg2 secseg2 minseg1 minseg1 minseg1 minseg1

21、 minseg1 minseg1 minseg1 minseg1 minseg1 minseg1 minseg1 minseg2 minseg2 minseg2 minseg2 minseg2 minseg2 minseg2 hourseg1 hourseg1 hourseg1 hourseg1 hourseg1 hourseg1 hourseg1 hourseg1 hourseg1 hourseg1 hourseg1 hourseg2 hourseg2 hourseg2 hourseg2，所有输入/输出都被拷贝到右边的一侧，这些正是我们希望的各个引脚，也可以只选其中的的一局部，根据实际情况决

22、定。然后单击屏幕右上脚的OK。在出现的小屏幕上单击OK。设定仿真时间宽度。选择 Edit End time选项，在End time选择窗中选择适当的仿真时间域，以便有足够长的观察时间。波形文件存盘。选择FileSave as 选项，直接存盘即可。运行仿真器。在菜单中选择项，直到出现，仿真完毕。5.3引脚锁定将设计编程下载进选定的目标器件中操作如下：1选择 Assignments Assignments Editor ,即进入 Assignments Editor编辑器。在Category 栏选择 Pin，或直接单击右上侧的 Pin 按钮。2双击 TO 栏的new,在出现的的下拉栏中选择对应的端

23、口信号名(如 D0)；然后双击对应的栏的new,在出现的下拉栏中选择对应的端口信号名的期间引脚号。3最后存储这些引脚锁定信息后，必须再编译启动一次，才能将引脚锁定信息编译进编程下载文件中。此后就可以准备将编译好的 SOF 文件下载到试验系统的FPGA中去了。5.4硬件测试1.首先将下载线把计算机的打印机口与目标板如开发板或实验板连接好，翻开电源，选择模式3。2.翻开编辑窗和配置文件。选择，弹出一个编辑窗。在Mode栏中选择JTAG，并在选项下的小方框打勾。注意核对下载文件路径与文件名。如果文件没有出现或者出错，单击左Add file侧按钮，手动选择配置文件 clocksof。 3.最后单击下载标符Start，即进入对目标器件 FPGA 的配置下载操作。当 Progress 显示100%，以及在底部的处理栏中出现 Configuration Succeeded 时，表示编程成功，如下图。注意，如果必要时，可再次单击 Start ，直至编程成功。4下载完成后，通过硬件测试进一步确定设计是否到达所有的技术指标，如未到达，可逐步检查，哪局部出现问题。如果是代码出现问题，须修改代码；假设是时序波形图有问题，须重新设置。5.5实验结果实验箱使用模式3，键8为复位按键，键8为0时