专用集成电路ChapterIC数字版图设计方法

1、第四讲集成电路版图设计4.1 引言4.2 版图设计技术规则4.3 电参数简介4.4 集成电路实现方法内容 引 言 4.1.1 集成电路材料 制造集成电路所用的材料主要包括硅（Si）、 锗（Ge）等半导体， 以及砷化镓（GaAs）、铝镓砷（AlGaAs）、 铟镓砷（InGaAs）等半导体的化合物， 其中以硅最为常用。 4.1.2 设计类型简介按所制造器件结构的不同， 可把工艺分为双极型和MOS型两种基本类型。 由双极工艺制造的器件， 它的导电机理是将电子和空穴这两种极性的载流子作为在有源区中运载电流的工具， 这也是它被称为双极工艺的原因。 MOS工艺又可分为单沟道MOS工艺和CMOS工艺。由NM

2、OS和PMOS两种管子组成的互补MOS电路，即CMOS电路。 版图设计规则 4.2.1. 设计规则的作用 集成电路的设计工程师可能并不十分了解各集成电路生产加工企业生产线的工艺水平， 那么如何保证他所设计的集成电路的版图能够在生产线上加工出来并有一定的合格率呢？ 这就要靠设计规则。 4.2.2. 设计规则描述 描述设计规则通常有两种方式： 微米设计规则和设计规则。 微米设计规则以微米为单位直接描述版图的最小允许尺寸; 由C.Mead和L.Conway提出的设计规则则以为基准， 最小允许尺寸均表示为的整数倍。 近似等于将图形移到硅表面上可能出现的最大偏差。如限制最小线宽为2， 窄了线条就可能断开

3、。 可以随着工艺的改进而线性缩小， 这就使设计变得更加灵活。 CIF（Caltech Intermediate Format）加州理工学院的中间格式码。GDSII stream format （Graphic Database System）GDS 码是一种二进制码， 它用0255（通常是63）之间的数表示工艺图层。 表2 -1是典型的CMOS工艺各层表示方法。OASIS (Open Artwork System Interchange Standard)As of October 2004, many EDA software vendors have begun to support th

4、is new format, OASIS, which may replace GDSII. 版图各图层表达格式表 2 -1 典型CMOS工艺层图 通常CIF码的第一个字母表示工艺类别， 如C代表CMOS工艺， N代表NMOS工艺， S代表SOI工艺; 第二个字母代表某一层。 表2 -2是MOSIS以为基准的可升级的CMOS工艺设计规则（SCMOS设计规则）， 取不同的值可适应MOSIS几条（0.352m）不同的工艺线。 表2 -2 SCMOS设计规则 图2 -14是SCMOS设计规则的图解。 需要说明的是, 表 2 - 2的规则4中，将N+与 P+反过来一样成立； 另外还有钝化规则没有讲，

5、这部分规则是用微米表示的， 它不能随的变动而升级。 规则5b是规则5的替代， 规则5要求多晶硅对接触孔要有1.5的覆盖， 当这个要求不能满足时可用规则5b。 同样， 规则6b是规则6的替代。 图2 - 14 SCMOS设计规则图示电参数设计规则 4.3.1 电阻值的估算 a. 薄层电阻 考虑最简单的情形， 一块薄的矩形均匀导电材料（如图2 -15所示）的电阻为（2 -10） 图2 - 15 矩形薄层电阻式中：导电材料的电阻率； W矩形薄层电阻宽度; L矩形薄层电阻长度； t矩形薄层电阻厚度。 方块电阻 （2 -11） （2 -12） 则 表2 -3 常用材料的方块电阻 b. 非矩形电阻的计算

6、版图设计中往往会遇到许多非矩形形状的电阻， 如果是标准图形（平行四边形、 直角梯形、 等腰梯形）， 也有相应的公式可计算它的相对电阻（见图2 -16）。 图2 -17所示形状的相对电阻可用表2 -4进行估算。 图2 - 16 标准图形电阻值(虚线为电流的出入口) (a) 长方形； (b) 平行四边形； (c) 直角梯形； (d) 等腰梯形图2 - 17 非标准图形电阻值估算(虚线为电流的出入口) 表2 -4 非标准图形电阻估算取值表 c. 沟道电阻MOS管的伏安特性通常是非线性的， 为了估算它的性能， 用“沟道电阻”来近似它的行为， 这有时是非常有效的。 在线性区沟道电阻可表示为: （2 -1

7、3） （2 -14） 式中：UGS栅源电压； UT阈值电压； C0栅电容。 4.3.2 MOS电容 集成电路器件结构中，将导电层以绝缘介质隔离就形成了电容。 MOS集成电路中的寄生电容主要包括MOS管的寄生电容以及由金属、多晶硅和扩散区连线形成的连线电容。 寄生电容及与其相连的等效电阻的共同作用决定了MOS电路系统的动态响应（开关速度）。 一个接有负载的MOS逻辑门输出端的总的负载电容包括下面几部分： (1) 栅极电容： 与该逻辑门输出端相连各管的输入电容。 (2) 扩散区电容：与该逻辑门输出端相连的漏区电容。 (3) 布线电容： 该逻辑门输出端连到其它各门的连线形成的电容。 因此， 对电路设

8、计人员来说, 了解寄生电容的来源、 特性及其变化规律是很有必要的。 4.3.2.1.MOS电容特性 MOS电容的特性与栅极上所加的电压紧密相关， 这是因为半导体的表面状态随栅极电压的变化可处于积累层、 耗尽层、 反型层三种状态。 1) 积累层 对P型衬底材料上的N型MOS器件， 当UG0时， 栅极上的负电荷吸引衬底中的空穴趋向硅的表面， 形成积累层。 这时， MOS器件的结构就像平行平板电容器， 栅极和高浓度空穴积累层分别是平板电容器的两个极板（见图2 -18（a）。 由于积累层本身是和衬底相连的， 所以栅电容可近似为 （2 -15） 式中:0真空介电常数； oxSiO2的相对介电常数， 其值

9、是3.9； toxSiO2层的厚度; A栅极的面积。 图2 - 18 MOS电容特性 (a) 积累层； (b) 耗尽层； (c) 反型层； (d) 电容特性 2) 耗尽层 当0UGUT， 这时P型衬底中的电子（少数载流子）被吸引到表面， 形成反型层， 实际上就是N型导电沟道（见图2 -18（c）。 由于在栅极下面形成了一个导电能力很强的反型层， 在低频时， 栅极电容又变为C0。但是， 反型层中的载流子（电子）不能跟随栅电压的高频变化， 因此， 高频时的栅极电容仍然是最大耗尽状态下的栅极电容（见图2 -18（d）， 即 CGB=C0 （频率低于100 Hz） （高频率） 4.3.2.2. MOS

10、器件的电容 上面仅仅讨论了MOS器件中栅极对衬底的电容， MOS器件中完整的寄生电容如图 2 -19（a）所示。 图2 - 19 MOS器件电容 (a) 寄生电容示意图； (b) 寄生电容电路符号示意图 这里假定栅极对源区和漏区没有交迭， 这符合硅栅自对准工艺的情况。 图2 -19中的电容分别是： CGS、 CGD栅极对沟道的集总电容， 分别集中在沟道的源区端和漏区端； CSB、 CDB分别为源区和漏区对衬底的电容； CGB栅极对衬底的电容。 图2 -19（b）是用寄生电容的电路符号绘制的MOS器件电容模型示意图， 由图可见, MOS器件栅极电容由三部分组成： CG=CGS+CGD+CGB （

11、2 -18） MOS管的栅极电容在三个工作区的特性是不一样的， 下面分别说明。 (1) 截止区（UGSUDS）。 在线性区耗尽层深度基本不变， 所以CGB为常数。 但此时导电沟道已经形成， CGS 和CGD就必须加以考虑， 这两个电容与栅极电压的大小有关， 其值可用下式估算：（2 -19） (3) 饱和区（UGS-UTUDS）。 此时沟道是一强反型层， 靠近漏区的一端被夹断， 因此CGD=0， 而CGS增加为（2 -20）在以上三个工作区内， 栅极电容的计算公式列于表2 -5。 表 2 -5 MOS栅极电容近似值 （表中=0ox） 图2 - 20 总的栅极电容与UGS的关系 MOS管总的栅极电

12、容的某些成分和栅极电压有紧密联系， 但总的栅极电容只有在开启电压附近随UGS变化较大（图2 -20）， 其它区域均近似等于栅氧化层电容C0。 对于数字电路中的开关式器件， UGS可以很快通过该区域， 因此， 通常可以认为（2 -21） 4.3.2.2 扩散区电容 MOS管的源区和漏区都是由浅的N+扩散区或P+扩散区构成的， 扩散区也用作互连线。 这些扩散区对衬底（或阱）就有寄生电容存在， 寄生电容的大小与将扩散区和衬底（或阱）隔开的耗尽层的有效面积成正比， 与扩散区和衬底（或阱）之间的电压有关。 由于扩散区总是有一定深度的， 扩散区对衬底（或阱）的结面积就包括底部面积和周围的侧壁面积两部分（如

13、图2 -21所示）。 扩散区的厚度往往可以看成一个常数， 这样侧壁面积就和侧壁周长成正比。 因此, 总的扩散电容可表示为 Cd=Cja(ab)+Cjp(2a+2b) （2 -22） 式中： Cja扩散区底部每平方微米的扩散电容； Cjp扩散区侧壁每微米周长的扩散电容； a, b扩散区的长和宽。 图 2 - 21 扩散电容 (a) 扩散电容基本结构； (b) 扩散电容模型 随着工艺的改进， 在扩散区面积逐渐减小的情况下， 侧壁电容就变得非常重要了。 典型N阱1 m工艺扩散电容值列于表2 -6中。 表2 -6 典型N阱1 m工艺扩散电容值 (单位： pF/m2) 由于耗尽层的厚度和结两边的电压Uj

14、有关， 所以Cja 和Cjp都是结电压Uj的函数， 即（2 -23） 式中：Cj0Uj = 0时的结电容; B结的内建电势（约为0.6 V）; m梯度因子， 它与结附近的杂质分布有关（约为0.30.5）。 4.3.2.3 布线电容 金属、 多晶硅、 扩散区常被用作互连线， 它们相互之间以及它们与衬底之间都会形成电容。 采用简单的平行板电容器模型可粗略估计这些电容值的大小为（2 -24） 式中:介质的绝对介电常数； t介质的厚度; A互连线的面积。 平行板电容模型忽略了由边缘电场引起的边缘效应。 互连线对衬底及互连线之间都有边缘效应（见图2 -22）， 这样就使按（2 -22）式估算的电容比实际

15、值要小。 随着连线的宽度和高度按比例缩小， 边缘效应的影响就更加显著。 要进一步提高估算精度， 就要采用其它更为复杂的模型。图 2 - 22 平行板电容及边缘效应集成电路实现方法可归纳为两大类:版图设计法 全定制设计法(模拟IC)标准单元设计法(数字IC)现场可编程器件法ROM、PROM、EPROM、EEPROM系列PAL、GAL系列CPLD、FPGA系列版图的基本要素一、全定制版图设计方法Full-Custom Design Approach 以人工设计为主计算机作为绘图与规则检查工具起辅助作用元器件, 最佳尺寸（性能、驱动力、面积） 拓扑结构, 要有最合理的布局（面积） 连线, 要寻找到最

16、短路径（延时） 全定制设计IC的特点设计成本高（人工慢、贵、上市时间长）制造成本低（面积小，更多的产出）性能好（连线短，延时小）全定制版图设计适应对象产量浩大的通用集成电路从成本与性能考虑模拟集成电路、高压及大功率集成电路器件多样、电路形式无规则（相对于数字电路而言）数字电路中最底层的基本单元（如标准逻辑单元、I/O单元） 因性能最佳、面积最小的要求简单、规模较小而又有一定批量的专用电路 在设计者力所能及的情况下做到最优( 时间与正确性把握的折中) 18 bit 音频 DAC 版图2.4 GHz PLL（锁相环）版图漏电保护器ASIC芯片(0.5um)优化设计（2.2 0.72 mm2）工艺改

17、进（0.6um 0.5um）管子宽长比的优化（最小尺寸）算法的优化（计数器的复用）逻辑单元的优化（DFF 从22只管子 16只管子）1.8mm1.2mm0.9mm0.8mm65nm 2.4GHz，6GHz 小数分频 PLL二、半定制设计方法（标准单元法）Semi-Custom Design Approach标准单元法也叫库单元法，用在数字IC设计中。先将IC设计中可能会遇到的所有基本逻辑单元(包括I/O单元)的版图用全定制的方法设计好后存入库中 按照最佳设计原则 遵照一定的外形尺寸约束实际设计ASIC时 从单元库中调出所要的单元版图 按照一定的拼接规则拼接 留出平行且宽度可调的布线通道（水平与

18、垂直走线分层） 标准单元法中“等高不等宽”原则基本逻辑单元的逻辑功能和驱动能力不同, 其版图面积也不同单元版图设计必须满足一个约束条件在某一个方向上它们的尺寸必须是完全一致的： 宽度可以不一, 但高度却必须完全相等 这就是所谓的“等高不等宽”原则这一原则是标准单元设计法得以实施的根本保证既保证了器件的多元化，又保证了走线通道标准单元版图布局PADChannelCell0.18um Process 示例1P6M标准单元法的特点布线通道当两排元件之间的连线较少时, 布线通道就窄些, 以减少浪费; 当两排元件之间的连线较多时, 布线通道就宽些, 以保证100%的布通率I/O压焊块四周I/O压焊块的个数根据实际需要安置，面积或受CORE限制，或受I/O个数限制逻辑单元同一种功能的逻辑门，可有不同的版图尺寸（宽度），用户可根据对驱动能力的不同需求调用不同宽度的单元标准单元法的特点标准单元法中的单元库和库单元标准单元法中一个很重要的工作是建 库, 繁复的建库工作需要大量人力和时间的投入每一种逻辑功能需要相应的库单元与之对应, 但同一种逻辑的单元也会因为驱动能力的不同而有着不同的型号名称和不同的版图面积单元库中的每个库单元都有三种