电子线路：第九章触发器和时序逻辑电路

1、第九章 触发器和时序逻辑电路9.1 触发器 触发器是具有记忆功能的基本逻辑单元，一个触发器能存储1位二进制信息。一、触发器的电路结构1、基本R-S触发器由两与非门交叉耦合组成。根据R和S输入端的不同状态可得出基本R-S触发器逻辑功能： 与非门G1一输入端为0，故 与非门G2的两输入端全为1，故 。称为置0或复位。 与非门G2一输入端为0，故 与非门G1的两输入端全为1，故 。称为置1或置位。 触发器输出与原有 和 的状态有关。如原触发器处于置1态，G1的两输入端均为1，故 。如原触发器处于置0态，G2的两输入端均为1， 。可见这种情况下触发器保持原状态。 此情况下 。此时不属于0或1态，且一旦

2、去除输入信号，触发器的状态将由偶然因素决定。因此，此情况下触发器为不定状态，应避免出现。 表示触发器的原来状态，也称初态； 表示新的触发器的状态，也称次态。触发器状态说明 1 1 1 1 0 1 0 1状态不变 0 0 1 1 0 1 0 0置0 1 1 0 0 0 1 1 1置1 0 0 0 0 0 1不定不定输入低电平同时撤除后状态 不定 2、同步R-S触发器基本R-S触发器中输出状态随输入R和S的变化迅速改变，实际应用中希望输入触发信号仅在一定时间内作用。给基本R-S触发器增加一控制端，该端输入时钟脉冲同步信号，用CP表示。时钟脉冲CP是指挥整个数字系统协同工作的主控脉冲。 当CP=0时

3、，G3、G4门被封锁，Q3=1，Q4=1，由基本RS触发器功能可知，触发器状态维持不变。 当CP=1时，Q3=R, Q4=S，将R、S输入端的状态导入基本R-S触发器。触发器状态说明 0 0 0 0 0 1 0 1输出状态不变 0 0 1 1 0 1 0 0置0 1 1 0 0 0 1 1 1置1 1 1 1 1 0 1不定不定CP脉冲过后状态 不定 由同步R-S触发器特性表，可得出其特征方程为 (约束条件) 其中RS=0表示R与S不能同时为1。该方程表明当CP=1时， 钟控RS触发器的状态才发生转移，即时钟信号为1时才允许外输入信号起作用。 同步R-S触发器正常工作时，要求每来一个时钟脉冲，

4、触发器的状态最多更新一次，这要求在CP=1期间R和S的状态不变。如CP脉冲宽度很大，在其高电平期间，R或S的状态发生了变化，则触发器的状态会随之翻转。这种在一个时钟脉冲作用下，触发器状态翻转两次或多次的现象称为触发器的空翻。空翻现象会造成逻辑混乱，系统不能正常工作。3、主从触发器A、主从R-S触发器主从R-S触发器由两个同步R-S触发器和一个非门构成。门G5G8组成主触发器；门G1G4组成从触发器。非门G9产生反向时钟/CP。CP=1时，输入状态存入主触发器，此时/CP=0，从触发器状态不变；CP=0时，主触发器关闭，R、S状态对其无影响，此时/CP=1，从触发器输出之前主触发器存储的状态。主

5、从触发器分两步工作：1、打开主触发器，使输入信号存入，此时从触发器封闭，输出状态不变；2、封闭主触发器避免RS状态的变化对触发器输出的影响，此时从触发器打开，让主触发器的状态移入其中。每一个时钟脉冲，主从触发器的输出状态最多变化一次，解决了同步R-S触发器的空翻问题。主从R-S触发器状态转换在时钟脉冲的下降沿发生，这种工作方式称为下降沿触发。R=S=1时，主从R-S触发器仍存在不确定态。 为置0端， 为置1端。预置位完成后，应 ， 。主从R-S触发器逻辑功能与同步R-S触发器相同。B、主从J-K触发器在主从R-S触发器中，将Q和/Q反馈到G7和G8的输入端。CP=1时，G7和G8的输出不可能同

6、时为0，从而避免了输出不定态。形成主从J-K触发器。R改为K端，S改为J端。CP输入端的小圆圈表示是下降沿触发。比较RS触发器的状态方程，有触发器状态说明 0 0 0 0 0 1 0 1输出状态不变 0 0 1 1 0 1 0 0输出状态与J相同，置0 1 1 0 0 0 1 1 1输出状态与J相同，置1 1 1 1 1 0 1 1 0每来一个脉冲，输出状态翻转1次例9.1.1 已知主从J-K触发器的CP、J输入、K输入的波形如下图所示。设触发器初始状态为1态，试绘出Q和/Q的波形。解：由于每一时刻J、K的状态已由波形给定，因此，只要根据CP下降沿到达时J、K的状态和J-K触发器的特性表，便可

7、得出Q和/Q的波形。4、边沿触发器A、维持阻塞D触发器维持阻塞D触发器利用内部反馈信号，维持由CP上升沿对应的D输入信号决定的输出状态，阻塞改变输出状态的通道，从而达到消除空翻的目的。CP=0时，G3、G4被CP低电平封锁，输入信号D无法传递到基本R-S触发器G1、G2，输出状态Q保持不变。此时，Q3反馈到G5，Q4反馈到G6，门G5G6开启，有CP上升沿到来时，G3G4开启，Q3Q4由此时D输入决定。 如D=0，则Q4=0，Q3=1，Q=0，/Q1； 如D=1，则Q4=1，Q3=0，Q=1，/Q0。触发器翻转后，CP=1期间，D的变化不会改变触发器的状态。 如CP上升沿对应D信号为1，触发器

8、翻转后Q=1，Q3=0，Q3到G5G4的反馈可将G5G4封锁，从而维持Q3=0，Q4=1，触发器置1。在CP=1期间，D的变换只会引起Q6的变化，而不会改变输出状态。 如CP上升沿对应D信号为0，触发器翻转后Q=0，Q4=0，Q4到G6的反馈可将G6封锁，即封锁了信号输入通道，从而保证Q6=1，Q5=0，Q4=0，Q3=1，触发器置0。在CP=1期间，D的变化不会改变输出状态。真值表由此可得，维持阻塞D触发器的特征方程为输出状态说明000100与D状态相同110111与D状态相同维持阻塞D触发器工作波形一例B、CMOS边沿触发器 P347CMOS D触发器CMOS J-K触发器二、 触发器的逻

9、辑功能分类及其转换1、T触发器T触发器也称计数触发器，其特性表和逻辑符号如下：T触发器可由J-K触发器或D触发器转换构成。输出状态说明000101输出状态不变110110每来一个时钟脉冲，输出改变一次如使T触发器输入信号T恒等于1，计数脉冲从CP输入，每来一个触发脉冲，触发器的状态就改变一次，其特征方程为这种触发器被称为T 触发器。2、不同类型触发器之间的转换采用J-K触发器构成D触发器 对D触发器特征方程进行变换， 对比J-K触发器特征方程 可得采用J-K触发器构成T触发器 T触发器特征方程为 对比J-K触发器特征方程 可得采用D触发器构成J-K触发器采用与非门协助完成逻辑表达式的转换采用D

10、触发器构成T和T触发器 T触发器 T触发器转换后触发器的触发方式取决于原触发器的结构类型！四种触发器的逻辑符号和逻辑功能 P3519.2 时序逻辑电路分析方法一、时序逻辑电路基本概念时序逻辑电路的特点是电路某一时刻的输出状态，不仅与该时刻的输入状态有关，而且与系统前一时刻的状态有关。时序电路具有记忆功能。 时序逻辑电路的三种表达方式：逻辑表达式、真值表（状态转换表）和状态转换图。逻辑表达式 输出方程 状态方程 驱动方程二、时序逻辑电路的分析方法由逻辑图列出各触发器的时钟方程、时序电路的输出方程、各触发器的驱动方程。将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。根据状态方程和输

11、出方程，进行计算，列出该时序电路的状态表，画出状态图或时序图。根据电路的状态表或时序图说明电路的逻辑功能。9.3 寄存器一、数码寄存器数字系统中，存放信息（数码）的部件，称为寄存器。数码寄存器有具有记忆功能的触发器和逻辑门电路组成。寄存器能实现存储和读出数码信息的功能。有时也将触发器称为寄存器。1、双拍接收方式的数码寄存器接收数码前必须先清零、后寄存，称为双拍接收方式。清零。建立Q3Q2Q1Q0=0000的初始态。寄存。开放G0G3，完成D0D3的输入。读取。使Y3Y2Y1Y0=Q3Q2Q1Q0。例：输入D3D2D1D0=1010的情况。由于基本RS触发器置零时需/R为0，与定义的正常工作时/

12、R=1不相符，故触发器状态只能由0至1，不能由1至0。所以必须先清零后寄存。2、单拍接收方式的数码寄存器无需先清零，因此称为单拍接收方式。只要有寄存控制正脉冲作用，输入端的数据就能存入寄存器内。当寄存控制正脉冲到来时，G0G7全打开。若输入D=1,则/S=0,/R=1，对应触发器被置1；若输入D=0,则/S=1,/R=0，对应触发器被置0。这种工作方式也被称为双端置数工作方式。D触发器构成的单拍接收数码寄存器逻辑图上述数码寄存器，各位数码同时存入寄存器中，且各位的输出状态也是同时建立。称为并行输入、并行输出方式。二、移位寄存器移位寄存器除具有存放信息的功能外，还具有在时钟脉冲作用下，使存储在寄

13、存器中的数码一次左移或右移的功能。1、单向移位寄存器使数码单向移动的寄存器称为单向移位寄存器。数码在右移移位寄存器中的移位情况将串行数码变为了并行数码，称为串并转换。若再输入4个移位脉冲，数码全部从Q3移出，称为串行输入、串行输出形式。移位脉冲CP串行输入 Q0 Q1 Q2 Q3 0 1 2 3 4 0 D3 D2 D1 D0 0 0 0 0 D3 0 0 0 D2 D3 0 0 D1 D2 D3 0 D0 D1 D2 D32、中规模集成4位双向移位寄存器 P359在单向移位寄存器的基础上，增加控制门，即可构成可左移又可右移的双向移位寄存器。功能：输入方式：串行输入、并行输入 移位方向：左移、

14、右移 输出方式：串行输出、并行输出 其他功能：数据保持工作原理：利用逻辑门的控制，实现对基本单向移位寄存的数据输入方式（并行、移位）和移位方向（左移、右移）的控制，从而实现可双向移位的功能。9.4 计数器计数器是一种能对输入脉冲进行累计计数的逻辑单元。计数器按计数进制分可分为二进制计数器和二-十进制计数器；计数器按计数方式分可分为同步计数器和异步计数器。同步计数器中，所有触发器共用一个时钟脉冲源作为计数输入脉冲；异步计数器中一部分触发器的时钟脉冲是被计数的输入脉冲，另一部分触发器的时钟脉冲为其他部分触发器的输出脉冲。计数器按计数趋势分可分为加法计数器、减法计数器和可逆计数器。一、二进制计数器1

15、、异步二进制加法计数器 二进制加法法则0+1=1、1+1=10。脉冲负边沿跳变，触发器低位的Q端和高位的计数脉冲CP端相连。Q由1翻转成0时，高位触发计数。4位二进制计数器可看成1位十六进制计数器。每经过一级触发器，频率将为原来的一半。Q0输出波形为CP的二分频，Q1输出为四分频，Qn输出为2的n+1次方分频。因此，计数器又常用于分频电路。高位触发器待临近低位触发器由1翻转为0产生进位信号后才翻转，高位时钟为低位输出。异步计数器。CPQ3Q2Q1Q0十进制数012345678900000000110000111100001100110001010101010123456789CPQ3Q2Q1Q

16、0十进制数1011121314151611111100011110110011001010101011121314150若触发器为CP脉冲上升沿触发，级间联线应改为由低位触发器的/Q端和高位触发器的CP端相连。在低位触发器由1变0时，/Q端电平由0变1，向高位发送正的进位信号。2、异步二进制减法计数器二进制减法法则1-1=0、0-1=1，并向高位借位，使高位数码减1。4位异步二进制减法计数器工作时，先利用复位端/Sd的负脉冲使所有触发器复位为1状态，再开始减法计数。CPQ3Q2Q1Q0十进制数012345678911111111001111000011110011001110101010101

17、514131211109876CPQ3Q2Q1Q0十进制数101112131415000000110000001100101010543210异步二进制减法计数器工作波型由于采用下降沿触发的触发器，所以低位的/Q端和高位的CP端相连。若采用上升沿触发，则低位的Q端和高位的CP端相连。3、同步二进制加法计数器将计数脉冲直接送到各位触发器，触发器是否翻转则根据逻辑关系由其他触发器的输出加以控制。同步计数器无需等待逐级传送的进位信号。根据4位二进制加法计数器的转换状态表可得使用J-K触发器构建同步计数器的逻辑关系式由逻辑关系得到逻辑图J0=K0=1未画出，但实际电路中需接上高电平。4、二进制可逆计数

18、器A、异步二进制可逆计数器下降沿触发J-K触发器和转换控制电路组成。加法计数时，控制端M=1，减法计数时，控制端M=0。可逆控制原理：当M=1时，上式有 电路上半部分通道接通，低位触发器的Q端和高位的CP端相连，与基本加法计数器相同。当M=0时，上式有 电路下半部分通道接通，低位触发器的/Q端和高位的CP端相连，与基本减法计数器相同。B、同步二进制可逆计数器类似异步二进制可逆计数器，同步二进制可逆计数器可在同步二进制加法计数器的基础上添加减法计数通道，并添加一根加/减法控制线M即可。C、双时钟输入式可逆计数器与基本单时钟可逆计数器不同，此类可逆计数器中没有加/减法控制线，而将加、减法分离成两路不同的输入计数脉冲CP+(加法)和CP-(减法)。同步加法计数逻辑 同步减法计数逻辑将上两组关系式合并可得由此可构建同步二进制可逆计数电路逻辑图二、十进制计数器十进制计数器是在二进制计数器的基础上附加反馈电路或逻辑控制