薄膜沉积设备篇工艺升级提升薄膜设备需求国内厂商差异化布局加速国产化进程

1、一、薄膜沉积是芯片制造的关键工艺，薄膜种类多与工艺复杂性构筑高壁垒1、芯片是由数层薄膜堆叠而成，薄膜沉积是芯片前道制造中的“加法工艺”芯片是由一系列有源和无源电路元件堆叠而成的 3D 结构，薄膜沉积是芯片前道制造的核心工艺之一。从芯片截取横截面来看，芯片是由一层层纳米级元件堆叠而成，所有有源电路元件（例如晶体管、存储单元等）集中在芯片底部，另外的部分由上层的铝/铜互连形成的金属层及各层金属之间的绝缘介质层组成。芯片前道制造工艺包括氧化扩散、薄膜沉积、涂胶显影、光刻、离子注入、刻蚀、清洗、检测等，薄膜沉积是其中的核心工艺之一，作用是在晶圆表面通过物理/化学方法交替堆叠 SiO2、SiN 等绝缘介

2、质薄膜和 Al、Cu 等金属导电膜等，在这些薄膜上可以进行掩膜版图形转移（光刻）、刻蚀等工艺，最终形成各层电路结构。由于制造工艺中需要薄膜沉积技术在晶圆上重复堆叠薄膜，因此薄膜沉积技术可视为前道制造中的“加法工艺”。图 1：芯片制造所需的工艺步骤 图 2：芯片剖面图 ASML， 拓荆科技 IPO 路演材料， 薄膜沉积是决定薄膜性能的关键，相关工艺和设备壁垒很高。芯片制造的关键在于将电路图形转移到薄膜上这一过程，薄膜的性能除了与沉积材料有关，最主要受到薄膜沉积工艺的影响。薄膜沉积工艺/设备壁垒很高，主要来自：第一，芯片由不同模块工艺集成，薄膜沉积是大多数模块工艺的关键步骤，薄膜本身在不同模块/器

3、件中的性能要求繁多且差异化明显；第二，薄膜沉积工艺需要满足不同薄膜性能要求，新材料出现或器件结构的改变要求不断研发新的工艺或设备；第三，更严格的热预算要求更低温的生长工艺，薄膜性能不断提升要求设备具备更好集成度，另外，沉积过程还要考虑沉积速率、环境污染等指标。下面几节，我们从薄膜种类与应用、芯片制造模块工艺、性能指标等角度来阐释薄膜沉积的高壁垒。2、薄膜主要分为半导体、介质、金属三大类，薄膜种类针对不同场景有不同侧重常见的薄膜主要分为半导体、介质、金属/金属化合物薄膜三大类，特点在于沉积材料与不同场景下应用的复杂多样，并且材料的进步伴随制程等的演变，推动薄膜沉积工艺/设备不断研发。1） 半导体

4、薄膜：应用范围有限，主要用于制备源/漏极的沟道区、单晶外延层和 MOS 栅极等。分为单晶硅、多晶硅、非晶硅等，其中多晶硅（Poly-Si）主要用于 MOS 的栅极等，单晶硅一般采用外延法制备，在单晶表面生长出完全 排列有序的单晶体层，非晶硅/锗硅（-Si/SiGe）主要用于光伏领域和填充半导体前段工艺源/漏的沟道区。2） 介质薄膜：应用范围最广泛，主要用于前段的浅槽隔离、栅氧化层、侧墙、阻挡层、金属层前介质层，后段的金属层间介质层、刻蚀停止层、阻挡层、抗反射层、钝化层等，也可以用于硬掩膜。介质薄膜是一类具备绝缘性质的薄膜，主要用来掩蔽芯片任何器件/金属间杂质相互扩散，因此应用范围最为广泛。介质

5、薄膜沉积主要需要考虑薄膜厚度、台阶覆盖率、致密性等。最常见的介质薄膜包括氧化硅、氮化硅、低/高介电常数材料等。掺杂的/不掺杂的 SiO2：应用最广泛的介质薄膜，最主要用于浅槽隔离（Shallow Trench Isolation，STI）、多晶硅栅的栅氧化层与侧墙、层间介质层、阻挡层、硬掩膜等。由于 Si 元素丰富且 SiO2 拥有高熔点，允许更宽的工作温度范围，因此 SiO2 应用最广泛。沉积过程中，SiO2 要求足够薄，防止应力作用产生裂纹，同时要满足一定台阶覆盖率要求，尤其是在电极引线和元件互连时的覆盖率。SiO2 可以通入硅烷与氧气制备，也可以通入 TEOS（Si(OC2H5)4，四乙

6、氧基硅烷）与氧气/臭氧制备，TEOS-SiO2 的薄膜性能更好；而在 SiO2 中掺入杂质可以形成例如对特定离子更好的隔离效果、使薄膜具备更好的填孔能力等特性，常见的如在 SiO2 中掺入磷杂质形成磷硅玻璃（Phospho-silicate Glass，PSG）或者同时掺入磷杂质和硼杂质形成硼磷硅玻璃（Boro-phospho-silicate Glass， BPSG），一般用于金属前介质层（Pre-metal dielectric，PMD）；也可以掺入 N 元素形成氮氧化物，可用于栅氧化层、硬掩膜、抗反射涂层等；SiN/Si3N4：绝缘性能好，用于钝化层、刻蚀停止层、硬掩膜、侧墙等工艺。Si

7、3N4 的特点是相较 SiO2 的结构更 致密、化学稳定性高，因此更适合用于钝化层和刻蚀停止层等用于掩蔽离子扩散，制备难点在于颗粒的控制；但 Si3N4 的介电常数很高，一般不作为层间介质（intern-metal dielectric，ILD），否则会导致导体之间产生大的电容；低介电常数（k）介质：在后段 PMD 中用来替代传统 SiO2。后段金属层级金属层间介质中，电路导线电阻用 R表示，寄生电容用 C 表示，由于 R 与导体的横截面积呈反比，C 与电容极板的距离呈反比，因此随着制程微缩，布线之间的距离减小，电容与电阻均变大，产生 RC 信号延迟造成信号失真，影响芯片工作速度。因此需要降低

8、 R 与C，R=L/S，是电阻率，L 是导线长度，S 是横截面积，由于增大导体横截面积不利于制程微缩，因此降低 R 的 办法是选取电阻率更低的导体，比如用 Cu 替换 Al，而在 Cu 布线之后，很难选择其他导体替代 Cu 来继续降低电阻； C=kA/d，A 是横截面积，d 是电介质膜层厚度，降低横截面积会导致电阻 R 增加，增加电介质膜层厚度会导致间隙 填充更加困难，因此降低 C 的办法通常是降低 k 值，采用低 k 材料（例如掺杂氟元素等形成的有机材料）替代 SiO2，低 k 介质的工艺壁垒在于保证薄膜较薄同时实现足够的机械强度、高均匀性等；高 k 介质（HFO2、HfSiOx、HfSiO

9、N 等）：用于在栅极氧化层中替代多晶硅栅中的 SiO2。晶体管尺寸不断减小，需要维持足够栅电容来保证栅控能力，因此要求栅氧化层厚度继续减薄，然而在栅氧化层物理厚度减薄到低于 1.5nm 时，器件漏电流大幅增加，因此需要用高介电常数 k 的介质替代 SiO2 来维持栅极保持高电容，这样可以在等效栅氧厚度（Equvalent Oxide Thickness，EOT）持续缩小的前提下，使栅介质的物理厚度相对较大，来减少栅介质漏电流；3） 金属及金属化合物薄膜：金属薄膜主要用于金属栅极、金属层、焊盘，金属化合物薄膜主要用于阻挡层、硬掩膜等。金属薄膜包括 Al、Cu 等，具备良好导电性，用于制作电极、导

10、线、超导器件等，关键在于保证沉积速率同时沉积的金属薄膜满足较好的导电性；金属化合物薄膜包括TaN、TiN 等。Al/Cu 导线：用于金属籽晶层与金属导线，Al 也可以作为金属栅极。0.13um 以上的制程普遍使用 Al 作为导线，但在 0.13um 以下制程，由于 Cu 电导率更高，为了减小 RC 延迟，用 Cu 替代 Al 作为导线，既可以保证较高的电导率，同时还能通过减薄厚度降低电容；钨（W）：主要用于接触孔和通孔，也可以用于金属栅极。接触孔（Contact）用于将前段工艺制备的晶体管和后段工艺的第一层金属层连接，通孔（Via）用于将相邻金属层之间的连接，由于 PVD 制备的 Al 和 C

11、u 台阶覆盖率较低，而采用 CVD 方法沉积的 W 台阶覆盖率高，具有填充高深宽比通孔的能力，但是 W 的电阻率较高，因此 W 不能用于金属互连层，专门用来填充接触孔和通孔；TiN/TaN/Ta/Ti 等金属化合物：主要用于阻挡层和金属栅极。在前段接触孔和后段通孔外部需要沉积一层阻挡层，用于阻挡 W 的扩散，在后段Al/Cu 金属层外侧也需要制备一层阻挡层来阻止Al/Cu 向介质层扩散；WSi2、TiSi2、CoSi2、NiSi 等金属硅化物：主要用于在栅/源/漏极上层的硅化物层。在前段工艺源极、栅极、漏极上面沉积一层金属硅化物，可以降低各电极的电阻，也可以降低栅极对金属层的电阻。薄膜分类沉积

12、材料应用场景半导体多晶硅SiH4（硅烷）MOS 的栅极、高值电阻等单晶硅SiCl2H2（二氯硅烷：DCS）功率器件的单晶外延层等SiCl3H2（三氯硅烷：TCS）SiCl4（四氯硅烷：Siltet）非晶硅光伏领域、源极/漏极沟道区等介电质SiO2SiH4，O2 SiH4，N2OSi(OC2H5)4（四乙氧基硅烷，TEOS），O2/O3STI、栅氧化层、侧墙、PMD、IMD、阻挡层、硬掩膜等Si3N4/SiNSiH4，N2O、N2、NH3 C8H22N2Si（BTBAS）刻蚀停止层、硬掩膜、钝化层等SiONSiH4，N2O、N2、NH3抗反射层、栅氧化层、硬掩膜等PSG/BPSG（磷硅/硼磷硅玻

13、璃）硅烷、硼烷、磷烷等PMD、钝化层等。Low-K 材料聚酰亚胺（PI）等在 PMD 中替代 SiO2High-K 材料Hf、O2、SiO2 等在栅介质层中替代 SiO2。金属/金属化合物W（钨）WF6（六氟化钨），SiH4，H2接触孔、通孔、栅极等WSi2/TiSi2/CoSix/NiSiWF6、硅烷等源/漏/栅极上的硅化物层TiNTiN(CH3)24（TDMAT）阻挡层、金属栅等TiTiCl4Ta/TaNAl/Cu金属层、金属栅极等表 1：常见薄膜分类半导体薄膜技术基础、半导体制造技术，整理3、逻辑/存储芯片由多重模块堆叠，模块复杂性构筑薄膜沉积工艺技术高壁垒芯片工艺分为前道制造和后道封装

14、两个部分，其中前道制造工艺又分为前、中、后三段工艺，前段和后段工艺分别形成晶体管等器件和金属布线，中段工艺用于将二者连接。1） 前段工艺（Front end of line，FEOL）：形成芯片底层晶体管等有源 MOS 器件的过程，主要包括浅槽隔离、源漏极、栅极、侧墙等。在其中，薄膜沉积的主要壁垒在于实现浅槽隔离中薄膜的填充和栅氧化层的厚度减薄等。浅槽隔离（STI）：使用薄膜主要为 SiO2，薄膜沉积的壁垒在于填充过程中不会在沟道内部残留孔隙。STI 目的是在 Si 衬底上划分出制备晶体管的区域，保证不同晶体管工作过程中不会相互干扰。STI 的角度和深度不同对器件特性造成很大影响，同时随着制程

15、进步，要求沟槽深宽比逐渐增大，因此要求刻蚀能够精准控制沟道深度，也需要保证沉积之后被填充的沟道内部不会残留孔隙而影响隔离效果。另外，由于沟槽区域尺寸差异较大，对 CMP 工艺也有所挑战；源漏沟道工艺：使用非晶硅/锗硅填充沟道区，使用 TEOS-SiO2 和 Si3N4 等形成侧墙。沟道工艺是 IC 的核心工艺之一，确定了晶体管的基本性质，主要工艺是在离子注入形成源极/漏极；在 1980s，为了改善短沟道效应（沟道缩小引起的载流子速度饱和，器件性能减弱）而引入侧墙，需要在栅极侧面形成并靠近源漏，防止源漏区的离子对栅极造成污染，关键在于对侧墙厚度精确控制，同时要求侧墙保持较好的隔离效果；对于 40

16、nm 以下的工艺，通过外延法制备-Si/SiGe 可以对沟道区施加应力，可以提高 MOSFET 的开关速度；栅极工艺：集成电路工艺中最关键的步骤，直接影响 IC 性能，主要用多晶硅/金属作为栅极，用 SiO2、SiON、高 k 介质（HFO2、HfSiOx、HfSiON 等）作为栅氧化层，其中薄膜沉积的壁垒在于保证栅氧化层尽可能薄。栅极制作中需要用到最先进的光刻、刻蚀与薄膜沉积工艺及设备，一般在 45nm 以上制程中，使用氧化方法制备 SiO2 作为栅氧化层，在栅氧化层上通过 CVD 方法沉积多晶硅并经过刻蚀形成多晶硅栅；制程进步要求栅氧化层不断减薄来维持栅电容，但在 45nm 以下制程之后，

17、栅氧化层厚度低于 1.5nm，器件漏电流大幅增加，不得不选用介电常数更高的高 k 介质替代传统 SiO2 作为栅氧化层，相当于在维持同样栅电容同时增加了等效栅氧化层厚度，同时，由于金属/金属化合物可以降低电阻率等，避免多晶硅栅的耗尽效应，在 45nm 制程之后逐渐替代多晶硅作为栅极；硅化物层：使用 WSi2、TiSi2、CoSi2、NiSi 等。在源漏沟道区或者多晶硅栅极上沉积一层硅化物层，可以降低接触电阻，最早发展起来的是 WSi2，后来在 0.25um 以上 IC 中主要使用 TiSi2，在 0.25um-65/45nm 制程中使用 CoSi2 替代TiSi2，在 65/45-14nm 和

18、 14nm 以下制程中分别用NiSi 和低温 Ti-Si 作为硅化物层；2） 中段工艺：包括金属前电介质层（PMD）、阻挡层、接触孔等。中段工艺主要作用是连接前段器件与后段第一层金属，主要壁垒在于对接触孔钨栓塞的刻蚀和沉积。PMD：使用 TEOS-SiO2、PSG/BPSG 等填充。用 CVD 方法沉积一层 PMD，防止前后段工艺间杂质相互扩散；阻挡层和接触孔：使用 Ti/TiN 等作为阻挡层，使用钨填充接触孔。先刻蚀出接触孔的形状，为了防止刻蚀过程中对接触孔底层材料的损伤，需要在介质层中加入 Ti/TiN 等作为阻挡层；最后生长钨填充接触孔，钨栓塞的形成是实现前段后段导通的最关键步骤，形成质

19、量较差会导致互连电阻增大，影响器件性能，所以关键是刻蚀的高选择比（保证刻蚀完而不损伤下层材料）和薄膜沉积的上下均匀性，防止由于上层沉积速率比下层快而形成孔洞。图 3：半导体制造前段及中段工艺剖面图Micro Fabrication，整理3） 后段工艺（Back end of line，BEOL）：主要壁垒在于保证层间介质、钝化层等薄膜的致密性、均匀性等。后 段工艺指形成能将电信号传输到芯片各个器件的互联线，包括金属间介质层沉积、金属线条形成、引出焊盘等工艺，按照功能不同，分类如下：金属间介质层（IMD）/阻挡层/钝化层等：一般用 SiO2 及低 k 介质制作 IMD，使用 Ti/TiN/TaN

20、/Ta 等作为阻挡层，使用 Si3N4 等作为阻挡层，要求沉积的薄膜致密性好，隔离能力强。IMD/阻挡层薄膜主要防止不同金属层或者导线 与介质层之间杂质的相互扩散，钝化层用来防止最后一层金属在封测过程中受到污染，因此要求薄膜的致密性好，隔离和绝缘能力强，其中阻挡层还要求厚度很薄（8nm）并且与铜和介质材料的粘附性都很好；金属籽晶层与金属层：使用 W/Al/Cu 作为籽晶层，Al/Cu 作为金属布线，要求沉积的导线电阻率低、导电能力强。在创建金属互连层过程中，沉积扩散阻挡层是第一步，用于防止层间介质层的金属污染；电镀方法沉积的金属较 PVD 法具有更低的电阻率和更好的填充特性，因此一般用电镀沉积

21、后段金属层，但是电镀不能在高电阻的阻挡层上面成核，需要先使用 PVD 方法在阻挡层上沉积的一层 W/Cu，用作电镀 Cu 等金属前的种子层；最后采用电镀方法在籽晶层上面填充 Al/Cu 等金属核，起到金属互连的作用；硬掩膜（Hardmask）：使用 SiO2、Si3N4、TiN、非晶碳（ACHM）等，主要用于多重曝光工艺等。在制程进步到 90nm 以下时，光刻尺寸越来越小，需要在晶圆表面形成硬掩膜层配合光刻胶形成掩膜图形，之后通过刻蚀将其去除。传统的硬掩膜层为 SiO2、Si3N4 等，硬度比较有限，逐渐被金属硬掩膜例如 TiN、掺杂碳的非晶硅（ACHM）等替代；焊盘（pad）：主要使用 Al

22、/Cu/合金，要求沉积的薄膜硬度足够高。焊盘位于钝化层的上方，用于将芯片中最后一层金属层和PCB 板键合起来。焊盘一般为Al/Cu/合金衬垫（pad），需要承受住检测或者键合带来的机械压力。图 4：半导体制造后段工艺剖面图资料来源：半导体制造技术，整理工艺工艺结构主要作用材料沉积工艺前道后段焊盘（pad）将最后一层金属层和PCB板连接Al、Cu、合金电镀、PVD钝化层将前道芯片与封装密封层隔开，起保护作用SiO2、Si3N4、BPSG/PSG（硼磷硅/磷硅玻璃）APCVD、LPCVD、PECVD阻挡层防止介质和金属间相互扩散Ta/TaN/TaSiNPVD、PECVD、ALDADC I/II（先

23、进掺氮/氧碳化硅）PECVD、ALD后段硬掩膜刻蚀使用SiO2、SiON、Si3N4LPCVD、PECVD非晶碳（ACHM）PECVDTiNPVD刻蚀及平坦化停止层刻蚀到此层时停止Si3N4、SiCLPCVD、PECVD介电抗反射层（DARC）吸收光刻中的光SiON、SiOCLPCVD、PECVD金属层间介质层（IMD）防止不同金属层间杂质相互扩散SiO2、TEOS-SiO2APCVD、LPCVD、PECVD低介电常数（k）介质（含碳的高分子化合物）PECVD金属层起到导线等作用Al、CuPVD、电镀籽晶层介于阻挡层和金属层之间，在籽晶层上面沉积金属薄膜Al、CuPVD、M-CVD通孔（Via

24、）连接各金属层WPVD、M-CVD中段阻挡层防止钨栓塞和层间介质间杂质相互扩散Ti/TiN/TaN等PVD、PECVD金属层前介质（PMD）绝缘性能，防止前后段工艺杂质相互扩散SiO2APCVD、LPCVD、PECVD、SACVD、HDP-CVD、FCVDPSG/BPSGTEOS-SiO2接触孔连接前后段工艺WM-CVD、PVD后段硬掩膜刻蚀用图形“底片”SiO2、SiON、Si3N4LPCVD、PECVD非晶碳（ACHM）PECVDTiNPVD应力记忆层某些特定位置改变电子传输特性硅氧化物、HSN（高分子橡胶）LPCVD、PECVD底部抗反射涂层（BARC）吸收光刻中的光SiON、SiOCL

25、PCVD、PECVD侧墙保护栅极不被源/漏极的离子污染SiO2、PSG/BPSG、Si3N4LPCVD、PECVD、ALD硅化物低电阻层位于栅极之上，降低接触和串联电阻硅化物（WSi2、TiSi2、CoSi2、NiSi）PVD栅极集成与发射电流作用多晶硅（Poly-Si）APCVD、LPCVD、PECVD高k金属M-CVD、PVD源漏沟道区确定晶体管基本性质非晶硅/锗硅（-Si/SiGe）栅氧化层用于硅衬底和栅极之间，起绝缘作用SiO2、SiONLPCVD、PECVD、外延高介电常数（k）介质（HfO2、HfSiOx、HfSiON等）PECVD、外延浅沟槽隔离STI在SiO2衬底上划分出制备晶

26、体管的区域，阻断晶体管之间电流等信号干扰SiO2PECVD、SACVD、HDP-CVD、FCVD、ALD单晶外延层在单晶硅片上长出一层相同晶向、纯度更高的外延层单晶硅外延生长、APCVD图 5：典型逻辑芯片中各层电路工艺需要的薄膜材料及工艺集成电路产业全书、半导体薄膜技术基础，整理在 3D NAND 中，底层采用氧化物-氮化物重复堆叠形成 ON Stack，薄膜壁垒较高，要求厚度和组分均匀，沟道-介质界面缺陷密度低。在 20nm 工艺节点之后，传统的平面浮栅 NAND 因受到邻近浮栅-浮栅的耦合电容干扰而达到微缩的极限，为了实现更高的存储容量，NAND 工艺开始向三维堆叠方向发展。在 3D N

27、AND FEOL 工艺中，在完成CMOS 的源漏极之后，开始重复沉淀多层氧化硅/氮化硅形成 ON 叠层（ON Stack），接下来进行光刻和沟道超深孔刻蚀（深宽比至少大于 30:1），沉淀高质量的多晶硅薄膜和沟道深孔填充并形成栅衬垫阵列（Gate Pad），然后进行一系列的光刻、刻蚀、离子注入、沉积栅介质层、沉积栅极等工艺，最后进行BEOL 工艺。图 6：3D NAND 各层电路结构及 ON-Stack资料来源：集成电路产业全书，拓荆科技招股书，在 DRAM 中，槽式/堆叠存储单元（Cell capacitor）向高深宽比发展，提高沉积难度。当前 DRAM 每个存储单元为 1T1C（1 Tra

28、nsistor+1 Capacitor）结构，即由 1 个晶体管和 1 个电容构成，按照电容在晶体管之前和之后形成（ 即电容分别位于晶体管的下方和上方） 可分为堆叠式电容（ Stacked Capacitor ） 和沟槽式电容（ Trench Capacitor）。1）沟槽式 DRAM：先在基板上刻蚀出沟槽，然后在沟槽中沉积出介电层以形成电容器，然后在电容器上方制造出栅极，构成完整的 DRAM cell。由于沟槽式 DRAM 不会影响 CMOS 晶体管特性，因此适合将 DRAM和逻辑电路集成在一起，形成 eDRAM。在沉积工艺时，由于沟槽的开口越来越细，要在沟槽里面沉积足够的介电材料，形成容值

29、足够高的电容也更难；2）堆叠式 DRAM：存储单元在前段工艺（FEOL）之后形成，主要用于制造独立式的高密度DRAM。电容结构逐渐从圆柱形变为柱形，需要对高深宽比进行构图，同样提高了沉积难度。图 7：沟槽式电容示意图 图 8：堆叠式电容示意图 IBM， SAMSUNG， 图 9：堆叠式 DRAM 剖面图 图 10：DRAM 中各层电路主要沉积材料及工艺 AMAT， 集成电路产业全书，拓荆科技招股书， 4、沉积设备注重工艺稳定性以保证膜质性能，未来向低温、更高集成度方向发展评价薄膜性能指标包括均匀度、厚度、台阶覆盖率、成膜速率等，同时还要考虑反射率、颗粒情况等。1） 良好的台阶覆盖能力。台阶覆盖

30、能力指在硅片表面各个方向上厚度一致，实际工艺中，容易在尖角处以及沿着垂直侧壁到底部的方向出现厚度不均的情况，造成台阶底部断裂；2） 填充高深宽比间隙的能力。深宽比被定义为间隙的深度和宽度的比值，典型的高深宽比是金属层之间介质中的通孔，难于形成厚度均匀的膜，并且容易产生夹断和空洞，降低芯片可靠性和良率；3） 良好的厚度均匀性。要求硅片表面各处薄膜厚度一致，材料的电阻会随薄膜厚度的变化而变化，但是膜层越薄，膜本身机械强度降低等；4） 高纯度和高密度。需要避免沾污物和颗粒，要求洁净的薄膜沉积过程和高纯度的材料；膜密度表示膜层中针孔和空洞的密度，反映薄膜致密性；5） 高度的结构完整性和低的膜应力。沉积

31、中要控制晶粒的尺寸，同时确保沉积的薄膜较薄，防止薄膜间的应力导致硅片衬底变形、开裂、分层等；6） 对衬底材料或者下层薄膜保持良好的粘附性。粘附性为了避免薄膜分层和开裂，防止因开裂导致杂质的进入。粘附性主要由表面洁净程度、薄膜及合金的材料等决定。图 11：薄膜沉积好坏效果对比LAM Research主要指标注释生长速率薄膜的生长速率直接影响到设备的生产效率均匀性包括各种均匀性，如薄膜厚度均匀性、薄膜电阻均匀性等台阶覆盖率跨台阶处的最薄的膜层厚度与平坦处最厚的膜层厚度的比值，台阶覆盖率越大越好，一般来说要求大于 33%介电性能（k 值）/漏电流K 值影响电容，k 越大，电容越大。SiO2 的 k

32、值为 3.7 左右，一般 k3.2 的材料为低 k 材料，k2.5 的材料为超低 k 材料，k3.7 的材料为高 k 材料功函数（Work Function）指要使一粒电子立即从固体表面中逸出，所必须提供的最小能量，是金属薄膜的重要参数薄膜应力控制包括单层薄膜的应力控制及复合薄膜的应力控制微粒杂质控制包括圆片传输过程和工艺过程中的微粒杂质控制反应腔室清理周期反应腔室清理的周期及清理过程的时长均会影响设备的生产效率表 2：判断薄膜工艺/设备性能的主要指标集成电路产业全书，整理设备更多考虑工艺稳定性，未来发展趋势是低温反应、高集成度等。工艺稳定性：评价薄膜性能除了均匀度、厚度、台阶覆盖率、成膜速率

33、等之外，还要考虑反射率、颗粒情况等。薄膜沉积设备首先要关注工艺稳定性，要保证设备在同一高水准下生产，同时设备开机率保持高位，例如 AMAT 等海外巨头的 CVD 设备开机率高达 90%以上（即工作寿命内一年仅有 10%的时间停机检修），同时在各个腔体间的匹配度保持一致；对于国内设备厂商来说，由于国内产线大多仍使用海外设备，因此国内设备厂在还要考虑各个维度上和国际设备厂商设备进行匹配，才能达到量产的标准；未来薄膜设备趋向于低温反应与更高集成度：薄膜越来越严格的热预算限制要求更低温的薄膜生长工艺；同时，为了更好控制不同薄膜的生长，设备平台的系统集成度会更高，例如金属互连层的制备需要将不同的工艺腔室

34、集成在一个平台上，对设备平台自动化控制等提出更高要求，例如通过多反应腔室沉积不同材料，通过冷却腔冷却加工后的硅片，实现不同薄膜的连续沉积；三维器件结构要求薄膜具备更好的台阶覆盖率、更强的沟槽填充能力和更精确的膜厚度控制等。图 12：AMAT 多腔集成 CVD 系统AMAT二、物理与化学沉积设备相互补充，薄膜沉积设备细分品类不断迭代薄膜的制备需要不同技术原理，因此导致薄膜沉积设备也需要不同技术原理，物理/化学等不同沉积方法相互补充。薄膜沉积工艺主要分为物理和化学方法两类，1）物理方法：指利用热蒸发或受到粒子轰击时物质表面原子的溅射等物理过程，实现物质原子从源物质到衬底材料表面的物质转移。物理方法

35、包括物理气相沉积（Physical VaporDeposition，PVD）、旋涂、电镀（Electrondeposition/Electroplating，ECD/ECP）等，其中 PVD 又分为真空蒸镀、溅射两大方法；2）化学方法：把含有构成薄膜元素的气态反应剂或液态反应剂的蒸汽，以合理的气流引入工艺腔室，在衬底表面发生化学反应并在衬底表面上沉积薄膜。化学方法包括化学气相沉积（Chemical Vapor Deposition，CVD） 和外延（Epitaxy， EPI） 等， CVD 按照反应条件（压强、温度、反应源等） 不同又可分为常压 CVD（APCVD）、低压 CVD（LPCVD）

36、、等离子增强 CVD（PECVD）、次常压 CVD（SACVD）、高密度等离子体 CVD（HDP-CVD）、流体 CVD（FCVD）、原子层沉积（ALD）、外延等。物理和化学方法相互补充，物理方法主要用于沉积金属导线及金属化合物薄膜等，而一般的物理方法无法实现绝缘材料的转移，需要化学方法通过不同气体间的反应来沉积，另外部分化学方法也可以用来沉积金属薄膜。图 13：薄膜沉积分类微导纳米招股书补充整理技术路线PVDCVDALD沉积原理物理气相沉积化学气相反应化学表面饱和反应沉积过程成核生长成核生长逐层饱和反应沉积速度快快慢均匀性控制能力5nm 左右0.5-2nm0.07-0.1nm薄膜质量化学配比

37、一般，针孔数量高，应力控制有限具有很好的化学配比，针孔数量少，具有应力控制能力具有很好的化学配比，针孔数量少，具有应力控制能力阶梯覆盖能力弱中强工艺环境（温度、压强、流场等）对真空度要求较高，镀膜具有方向性对工艺参数的变化较为敏感基于表面化学饱和反应，工艺参数可调整范围较大表 3：PVD、传统 CVD、ALD 技术工艺特性比较微导纳米招股书，整理1、物理气相沉积设备：主要沉积金属等薄膜，用于籽晶层、阻挡层、硬掩膜、焊盘等PVD 主要用来沉积金属及金属化合物薄膜，最主要用于金属互连籽晶层、阻挡层、硬掩膜、焊盘等。普通真空蒸镀和直流溅射方法只能沉积金属或导电薄膜，而不适用制备绝缘体薄膜，原因在于当

38、正离子轰击绝缘体靶材表面时，会把动能传递给靶面，但正离子本身却留在了靶材表面聚集，这些正离子产生的电荷产生的电场会对射向靶材表面的离子产生排斥，从而迫使溅射过程停止。一些高频溅射，例如射频溅射，也可以实现溅射绝缘材料。评价 PVD 工艺的主要参数包括尘埃数量，以及形成薄膜的电阻值、均匀性、反射率、厚度和应力等。PVD 分为蒸镀和溅射两大类，初期真空蒸镀占据主流，后来由于不能蒸发一些难熔金属和氧化物材料，因此逐步被溅射取代，同时由于薄膜性能要求等不断升高，溅射 PVD 不断改进或迭代，目前应用最广泛的是磁控溅射 PVD。真空蒸镀和溅射方法分别采用热蒸发或受到粒子轰击时物质表面原子的溅射等物理过程

39、，实现物质原子从源物质到衬底材料表面的物质转移，这一过程不涉及化学反应。磁控 PVD 按照激励源及溅射方式的不同也分为直流溅射设备种类薄膜生长源生长温度生长速率反应腔室工作压力衬底承载方式等离子体源真空蒸镀蒸发源高温生长（10-3 Torr悬挂式衬底加热热蒸发或电子束直流 PVD靶材高温或常温生长（600）1mm/min0.1-10Torr加热或冷却基座直流源（阴极溅射）射频 PVD靶材高温或常温生长（600）100nm/min0.01-10Torr加热、冷却或射频基座射频源（13.56MHz、20MHz、60MHz）磁控溅射 PVD靶材高温或常温生长（600）1mm/min0.1-200mT

40、orr加热、冷却或射频基座直流源离子化 PVD靶材高温或常温生长（600）100nm/min10-200mTorr冷却射频基座直流源和射频源DCPVD、射频溅射RFPVD、磁控溅射 PVD、离子化 PVD 等。表 4：不同 PVD 设备对比集成电路产业全书，1） 真空蒸镀（Vacuum Evaporator）工艺真空蒸镀是最早用于金属薄膜制造的主流工艺，技术应用距今超 100 年历史，一般用于中小规模半导体集成电路。真空蒸镀原理是对金属材料进行加热使之沸腾后蒸发并沉积到硅片表面。该方法优点在于工艺简单、操作容易，所以制备的薄膜纯度较高，生长机理简单，但是形成的薄膜台阶覆盖率和粘附能力都较差，所

41、以热蒸发法只限于早期的中小规模集成电路制造。图 14：真空蒸镀设备示意图半导体薄膜技术基础针对真空蒸镀方法改进的电子束蒸镀可以实现超大规模集成电路（ULSI）上的金属薄膜等沉积。电子束蒸镀工艺的优点是蒸发速度快、无污染、可精确控制膜厚等，可以实现 ULSI 上的金属薄膜沉积，但是在 ULSI 工艺中的通孔、接触孔等，使用电子束蒸发无法进行孔内的金属覆盖。2） 溅射工艺直流溅射 DCPVD：靶材只能是导体，主要用于沉积金属栅。DCPVD 是利用电场加速带电离子，使离子和靶材表面原子碰撞，将后者溅射出来射向衬底，从而实现薄膜的沉积。使用 DCPVD 溅射绝缘材料时会导致正电荷在靶材表面积累，靶材的

42、负电性减弱直至消失，导致溅射终止，因此不适用绝缘材料沉积，解决该问题的办法是使用RFPVD 或者CVD；另外，DCPVD 启辉电压高，电子对衬底的轰击强，解决该问题的办法是使用磁控溅射 PVD。射频溅射 RFPVD：适合各种金属和非金属材料。RFCVD 采用射频电源作为激励源，轰击出的靶材原子动能较 DCPVD 更小，因此既可以沉积金属也可以沉积非金属材料，但由于台阶覆盖率能力不如 CVD，一般多用 CVD 沉积绝缘材料；RFPVD 在改变薄膜特性和控制粒子沉积对衬底损伤方面有独特优势，因此可以用来配合直流磁控 PVD使用，来降低DCPVD 对圆片上的器件的损伤。在实际应用中，RFPVD 主要

43、沉积金属栅或者配合磁控溅射 PVD 使用来降低器件损伤。AMAT 的 Endura AVENIR RFPVD 集成了 PVD 和 PECVD 的功能，主要用于 22nm 以下的金属栅极和高 k 栅氧化层和接触硅化物，在金属栅极应用中，可以实现可控的高均匀度连续薄膜沉积（1nm）；在接触硅化物等应用中，可以减轻损伤风险，取得更均匀的等离子体密度分布，实现更好的底部覆盖和更高的均匀度。图 15：DCPVD 设备示意图 图 16：RFPVD 设备示意图 集成电路产业全书， 集成电路产业全书， 磁控溅射 PVD：在当前金属薄膜 PVD 中处于主导地位，是对平面型 DCPVD 的改进。磁控溅射是一种在靶

44、材背面添加磁体的 PVD 方式，利用溅射源在腔室内形成交互的电磁场，延长电子的运动路径进而提高等离子体的浓度，最终实现更多的沉积。磁控 PVD 等离子体浓度更高，可以实现极佳的沉积效率、大尺寸范围的沉积厚度控制、精确的成分控制等，在当前金属薄膜PVD 中处于主导地位。图 17：磁控 PVD 设备示意图资料来源：集成电路产业全书，磁控溅射 PVD 主要用于 Al 金属籽晶层、TiN 金属硬掩膜。磁控溅射 PVD 中的磁控 DCPVD 是应用最广泛的沉积方式，特别是对于平面薄膜的沉积，比如 Al 互连的金属层，但在 Cu 互连（CuBs）中应用减少，32nm 以下的 TiN 硬掩膜又开启了这类技术

45、的新应用。例如，在 32nm 以下节点，超低 k 介质材料（k2.5）用于解决金属互连线距离过近的寄生电容效应，为了克服超低 k 介质材料机械强度低、不抗腐蚀的弱点，金属硬掩膜（Metal Hardmask）工艺应运而生，北方华创的exiTin H630 TiN 系统专门针对 55-28nm 制程的 12 寸金属硬掩膜，主要由大气平台、多工位真空传输平台、可配置数量的去气腔室和工艺腔室（TiN）组成。主要生产商设备型号配置及应用AMATEndura可配置加热或冷却基座；用于 IC 制造、先进封装、功率半导体、MEMS 等北方华创Polaris、Flexer、exiTin可配置加热或冷却基座；用

46、于 IC 制造、先进封装、LED、功率半导体、MEMS 等北京泰龙电子PVD-M用于 IC 制造、先进封装、功率半导体、MEMS 等表 5：典型磁控溅射 PVD 设备集成电路产业全书、公司官网，离子化 PVD（Ionized-PVD）：为满足高深宽比通孔和狭窄沟道的填充能力，而对磁控 DCPVD 做出的改进。传统 PVD 无法控制粒子的沉积方向，在孔隙深宽比增加时，底部的覆盖率较低，同时顶部拐角处形成最薄弱的覆盖。离子化 PVD 为解决这一问题而出现，是对磁控溅射 DCPVD 的改进，可以控制金属离子的方向和能量，以获得稳定的定向金属离子流，从而提高对高深宽比通孔和狭窄沟道的台阶底部的覆盖能力

47、。图 18：离子化 PVD 设备示意图资料来源：集成电路产业全书，离子化 PVD 主要用于 Al 的阻挡层、CuBs 中的阻挡层和籽晶层，也可以和金属 CVD 结合用于沉积钨栓塞中的 Ti粘附层。例如，北方华创eVictor AX30 主要用于后道 Al pad，为芯片中各器件提供电子信号、微连线等作用，主要用于 Bond pad（焊盘）和 Al interconnect 工艺（Al 内连线）工艺。目前典型的 Al pad 工艺厚度为 1um，随着制程发展，Al pad 厚度越来越厚，在 28nm 以下技术节点中，3um 的厚铝成为主流，对高产能、高效率、低成本、低缺陷提出更高要求。主要生产商

48、设备型号配置及应用AMAT北方华创Endura eVictor、Polaris可配置加热或冷却及射频基座，可实现高深宽比的孔隙填充，主要用于 IC 制造、先进封装等可配置加热或冷却及射频基座；用于 IC 制造、先进封装等表 6：典型离子化 PVD 设备集成电路产业全书、公司官网，3） 电镀（Electrodepositon/electroplating，ECD/ECP）电镀是另外一种物理方法，作用是将一层金属的薄层镀到另一层金属上，主要用于后段工艺中对 Cu 等金属导线和通孔的填充。电镀此前用于工业镀膜，在铜互连出现后才用于半导体制作，电镀采用湿法化学品将靶材上的铜离子转移到硅片表面，在 M-

49、CVD/PVD 法沉积完一层铜籽晶层之后，通过电镀方法在籽晶层上面填充 Cu 等金属。ECD/ECP 优势在于形成的薄膜具备更低的电阻率和更好的填充特性，但最大的缺陷在于高深宽比的沟槽填充很不理想，原因在于沟槽不同部位的电流密度不均匀。图 19：ECP 反应原理资料来源：半导体制造技术，2、化学气相沉积设备：主要用于介质/半导体薄膜，广泛用于层间介质层、栅氧化层、钝化层等工艺CVD 最常用于沉积绝缘介质薄膜，用于前段的栅氧化层、侧墙、阻挡层、PMD 等领域和后段的 IMD、Barc、阻挡层、钝化层等领域，另外 CVD 也可以制备金属薄膜（如 W 等）。CVD 指不同分压的多种气相状态反应物在一

50、定温度和气压下发生化学反应来沉积薄膜。传统 CVD 工艺中，沉积薄膜一般为氧化物、氮化物、碳化物等化合物或多晶硅，在特定领域的薄膜生长采用的外延技术广义上也算CVD 的一种。图 20：CVD 反应方式LAM Research设备种类薄膜生长源生长温度生长速率反应腔室工作压力衬底承载方式等离子体源APCVD前驱物550-11002-300um/h常压承载舟无LPCVD前驱物350-1100.1-1um/h低压 0.1-10Torr承载舟无PECVD气态前驱物低温生长（室温700）2um/min常压或低压 760Torr或 0.05-5Torr加热或射频基座或承载舟射频（100KHz-40MHz）

51、M-CVD金属无机/有机化合物前驱物低温生长（550）4-350nm/min1-300Torr加热或射频基座射频（13.56- 60MHz）ALD卤化物或金属有机化合物前驱物5000.3nm/沉积周期常压：760Torr低压：0.1-10Torr加热基座无MOCVD前驱物500-11001-2um/h低压 1-100Torr加热基座无表 7：不同 CVD 设备对比集成电路产业全书，介质薄膜所用的沉积材料种类和材料配比方式众多，因此 CVD 设备细分品类大大多于 PVD 设备。典型的 CVD 系统是 A、B 两种或几种气体通入腔室发生化学反应，选择的沉积材料或者每种沉积材料的配比都会影响薄膜特性

52、，例如在制备 SiO2 时候，选择 SiH4 或 TEOS 均能制备，但 TEOS 作为反应气体沉积的 SiO2 薄膜致密性等要更好。因此，化学方法下有多种细分工艺，每一代 CVD 工艺的进步主要由制程迭代带来的材料和薄膜变化推动；晶圆厂一般也会根据所需沉积的薄膜种类不同，对CVD 设备厂商提出定制化要求。介质薄膜反应气体反应方式SiO2SiH4，O2500左右：SiH4+O2SiO2+2H2SiH4，N2OSiH4+2N2OSiO2+2N2+2H2Si(OC2H5)4（四乙氧基硅烷，TEOS），O2/O3液态 TEOS 在 720分解：Si(OC2H5)4SiO2+4C2H4+2H2O氮氧化

53、物SiH4，N2O、N2、NH3SiH4+NH3+N2OSiOxNy+其他Si3N4SiH4、N2、NH33SiH4+N2+2NH3Si3N4+9H2C8H22N2Si（BTBAS）BPSG硅烷、硼烷、磷烷等SiH4+O2+PH3+B2H6表 8：常见的介质薄膜制备方法集成电路产业全书、知网、维基百科，1） APCVD（Atmospheric Pressure Chemical Vapor Deposition）常压化学气相沉积APCVD 可用于制备单晶硅、多晶硅、二氧化硅、掺杂的 SiO2（PSG/BPSG）等简单特性薄膜。APCVD 是最早出现的 CVD 方法，反应压力为大气压，温度大约 400-800左右，优势在于反应结构简单、沉积速率快，但缺点在