微机原理与接口技术南京信息工程大学第5章-存储器技术

1、NUIST第第5 5章章 存储器技术存储器技术 主要内容主要内容 存储器概述存储器概述 存储器用来存放程序和数据。表征了计算机的“记忆”功能。 指标：容量、速度和价格/位寄存器Cache主存储器(RAM和ROM)外存储器(软盘、磁盘、光盘)存储器的层次结构存取速度快慢存储容量小大内存外存5.1.1 5.1.1 存储器的分类存储器的分类存储器外部存储器内部存储器软盘硬盘磁带光盘闪存盘RAMROMSRAM(静态RAM)DRAM(动态RAM)掩模ROMPROMEPROME2PROMFlash PROMcache计算机主存固定程序，微程序控制存储器用户自编程序，用于工业控制机或电器中用户编写并可修改程

2、序或者测试程序IC卡上存储信息固态磁盘，IC卡课堂练习课堂练习D 基本的输入输出系统BIOS，存储在以下何种存储介质中 。A. 系统RAM中B. 硬盘中C. DOS系统中D. 系统ROM中C 断电后，计算机中 中的数据将全部丢失。A. 硬盘B. ROM和RAMC. RAMD. ROM课堂练习课堂练习D EPROM是指 。A. 只读存储器B. 可编程的只读存储器C. 可电改写的只读存储器D. 可编程可擦除的只读存储器5.1.2 5.1.2 存储器性能指标存储器性能指标存储容量(1) 存储单元数 位数表示。如“1K 4b”(2) 字节数表示。如“128B”，常用单位KB，MB，GB，TB等2MN;

3、 M是芯片的地址线根数 N是芯片的数据线根数10根地址线4根数据线5.1.2 5.1.2 存储器性能指标存储器性能指标存取时间启动一次存储器操作到完成该操作所需的时间。集成度一个存储芯片内能集成多少个基本存储电路。位/片功耗可靠性性价比存储1个二进制位5.1.3 5.1.3 存储器系统结构存储器系统结构存储体(矩阵)地址锁存地址译码数据缓冲读写控制ABDBCB由基本存储单元组成，一个存储单元放一个二进制1010101010N1010101010101010M5.1.3 5.1.3 存储器系统结构存储器系统结构存储体矩阵地址锁存地址译码数据缓冲读写控制ABDBCB存储芯片若要存放MN位二进制信息

4、，需要MN个基本存储单元。1010101 0101010101010101010101010读对CPU送来的n位地址信息进行译码，从而选中片内某一存储单元。控制对选中的存储单元进行读写操作5.1.3 5.1.3 存储器系统结构存储器系统结构地址译码器m条地址线存储器012m1I/O0I/O1I/ON-12mN存储体结构101010101010101010101010101010105.1.3 5.1.3 存储器系统结构存储器系统结构单译码 只用一个译码电路对所有地址信息进行译码，译码输出的选择线直接选中对应单元 适合小容量存储器地址译码器A7A0存储器01255I/O0I/O1I/O3数据缓冲

5、I/O2控制电路CSWRRD0000000110101010005.1.3 5.1.3 存储器系统结构存储器系统结构双译码 N位地址线分成两部分，送X和Y译码器进行译码，产生一组行选择线X和一组列选择线Y。 某一单元的X线和Y线同时有效时，相应单元被选中。X译码A9A5X0X1X31I/O控制电路CSWRRD A4A0Y译码Y0Y313232存储矩阵1K 1数据缓冲 一根X线选中同一行的所有单元，一根Y线选中同一列的所有单元。0000003131000000 大容量存储器中，通常采用双译码结构。主要内容主要内容 随机读写存储器随机读写存储器静态RAM1 1动态RAM2 2根据基本存储单元的类型

6、不同，RAM可分为利用多个晶体管组成的电路来保存一位二进制信息，只要不掉电，这个信息就可以稳定的保存。5.2.1 5.2.1 静态静态RAMRAM基本存储单元 由两个增强型的NMOS反相器交叉耦合而成的触发器，由6个MOS管构成。ABVccT1T2T3T4原理示意图控制管负载管 该电路有两个相对稳定的状态 T1管导通，A=0，T2管截止，B=1(1)T1管截止，A=1，T2管导通，B=05.2.1 5.2.1 静态静态RAMRAMABVccT1T2T3T4原理示意图T1管导通，A=0，T2管截止，B=110用两个相对稳定状态分别表示逻辑1和逻辑0逻辑0I/O5.2.1 5.2.1 静态静态RA

7、MRAMA“1”B“0”VccT1T2T3T4六管基本存储电路T5T6X地址译码线Y地址译码线T7T8行选通管列选通管D0D0X译码输出线为高电平,I/O 若Y译码输出也是高电平 则T7、T8管也导通。 D0、/D0与输入输出电路的I/O和/I/O线相通。T5、T6导通， A、B分别与D0，/D0相连“1”“0”5.2.1 5.2.1 静态静态RAMRAM工作过程读操作：见上一页写操作：I/OABVccT1T2T3T4六管基本存储电路T5T6X地址译码线Y地址译码线T7T8D0D0I/O“1”“0”015.2.1 5.2.1 静态静态RAMRAM静态RAM 芯片2114 (1K 4 位)611

8、6 (2K 8 位)6264 (8K 8位)62128 (16K8位)62256 (32K8位)存储单元个数每个单元数据位数10根地址线4根数据线2114RAM123456789181716151413121110A6A5A4A3A0A1A2CSGNDVCCA7A8A9I/O1I/O2I/O3I/O4WE5.2.1 5.2.1 静态静态RAMRAMD恢复时间CBA片选有效后读取时间下一周期地址有效后读取时间读周期读信号WE地址片选CS数据输出2114 读操作时序将欲读取存储单元的地址加载到存储器地址输入端加入有效的片选信号在WE上加高电平，延时后，所选单元内容出现在I/O端片选信号无效，I/O

9、呈高阻状态，本次读出结束5.2.1 5.2.1 静态静态RAMRAM写脉冲宽度数据有效时间恢复时间地址建立时间CBDA下一周期写周期写信号WE地址片选CS数据输入2114 写操作时序5.2.1 5.2.1 静态静态RAMRAM静态RAM 芯片2114 (1K 4位)6116 (2K 8位)6264 (8K 8位)62128 (16K8位)62256 (32K8位)存储单元个数每个单元数据位数13根地址线8根数据线6264RAM12345678910111213142827262524232221201918171615NCA12A7A6A5A4A3A2A1A0D0D1D2GNDVCCWECS2

10、A8A9A11OEA10CS1D7D6D5D4D3随机读写存储器随机读写存储器静态RAM1 1动态RAM2 2根据基本存储单元的类型不同，RAM可分为利用单个晶体管来存放一位二进制信息。5.2.2 5.2.2 动态动态RAMRAM单管动态RAM基本存储单元行选择线X位线读出再生放大器列选择线YT1T2C电容C上有电荷存储”1”电容C上无电荷存储”0”数据I/O线读操作读出“0”005.2.2 5.2.2 动态动态RAMRAM单管动态RAM基本存储单元行选择线X位线读出再生放大器列选择线YT1T2C电容C上有电荷存储”1”电容C上无电荷存储”0”数据I/O线读操作读出“0”写操作写入“1”1”1

11、”5.2.2 5.2.2 动态动态RAMRAM动态RAM的结构行列地址线复用5.2.2 5.2.2 动态动态RAMRAMA9A5A4A0数据线Y0行时钟数据线T读出放大CC读出放大CCTTT行地址译码列时钟发生器数据缓冲读写控制列地址译码列地址锁存行时钟发生器Y31X0X31列时钟行地址锁存D地址多路开关RAM控制逻辑WCASRASA9A0RAM芯片结构5.2.2 5.2.2 动态动态RAMRAMA9A500000数据线Y0行时钟数据线T读出放大CC读出放大CCTTT行地址译码列时钟发生器数据缓冲读写控制列地址译码列地址锁存行时钟发生器Y31X0X31列时钟行地址锁存D地址多路开关RAM控制逻

12、辑WCASRASA9A0(0000010000)来自地址总线的A0A9加到地址多路开关的输入端RAM控制逻辑发出控制信号控制多路开关输出A5A9到RAM的5位地址引脚。5.2.2 5.2.2 动态动态RAMRAMA9A500000数据线Y0行时钟数据线T读出放大CC读出放大CCTTT行地址译码列时钟发生器数据缓冲读写控制列地址译码列地址锁存行时钟发生器Y31X0X31列时钟行地址锁存D地址多路开关RAM控制逻辑WCASRASA9A0(0000010000)地址稳定后，RAM控制逻辑产生的行地址选通信号加到RAS引脚使片内行时钟发生器产生行锁存时钟，把A5A9锁存到片内行地址锁存器随即送到行地址

13、译码器，译码后选中第1行5.2.2 5.2.2 动态动态RAMRAMA4A010000数据线Y0行时钟数据线T读出放大CC读出放大CCTTT行地址译码列时钟发生器数据缓冲读写控制列地址译码列地址锁存行时钟发生器Y31X0X31列时钟行地址锁存D地址多路开关RAM控制逻辑WCASRASA9A0(0000010000)5.2.2 5.2.2 动态动态RAMRAM动态RAM的刷新行选择线X位线读出再生放大器列选择线YT1T2C数据I/O线 DRAM存储单元是依靠电容充放电原理来保存信息的。 电容上的电荷会随时间而泄露,以致信息丢失。因此必须及时向保存“1”的那些存储单元补充电荷。 这一过程称为DRA

14、M的刷新。 即对存储器进行一次读取、放大和再写入。由读出放大器完成。5.2.2 5.2.2 动态动态RAMRAM动态RAM的刷新刷新请求CLK地址多路开关刷新定时刷新地址计数控制逻辑刷新周期 刷新 地址地址总线刷新时高阻态DRAMCLK1 按行进行，只要在刷新时限2ms中对DRAM系统进行逐行选中，就可实现全面刷新。 RAS2164SAM12345678161514131211109N/CDINWERASA0A2A1VDDVSSCASDOUTA6A3A4A5A75.2.2 5.2.2 动态动态RAMRAM动态RAM 芯片2164 (64K 1 位)41256 (256K1 位)存储单元个数每个

15、单元数据位数8根地址线1根数据输入/输出引脚 为什么2164 用8个引脚可以实现64K的寻址？动态RAM行列地址线复用5.2.2 5.2.2 动态动态RAMRAM2164 读操作时序地址WEDOUT有效数据输出RASCAS高阻状态列地址行地址tRAStCACtRACtASRtASC5.2.2 5.2.2 动态动态RAMRAM2164 写操作时序RASCAS地址WEDINDOUT高阻状态列地址tRAStASRtASC行地址tWCStDHtDS5.2.2 5.2.2 动态动态RAMRAM2164 刷新操作时序RASCAS地址行地址DOUTtRAStCRFtASR课堂练习课堂练习双稳态触发器 静态R

16、AM靠 存储信息，而动态RAM靠存储 信息，为保证动态RAM中的信息不丢失，需要进行 操作。MOS电路中的栅极电容刷新 例5-1 某一RAM芯片内部采用两个64选1的地址译码器，并且有一个数据输入和一个输出端。试问该RAM芯片内部的容量及内部存储器的阵列格式。5.2.2 5.2.2 动态动态RAMRAM分析:两个64选1的地址译码器，分别是行地址和列地址的译码器内部是64行64列的阵列格式，共有4K个存储单元有一个数据输入和一个输出端每个存储单元容纳1个二进制位综上，芯片容量是4K1位主要内容主要内容 5.3 CPU5.3 CPU与存储器的连接与存储器的连接 存储器芯片与CPU之间的连接，实质

17、上就是与系统总线的连接，包括地址总线、数据总线和控制总线。SRAM的扩展1 1存储器的译码2 2预备知识预备知识芯片容量：每个存储芯片所能存储的二进制位数字长：存储器的容量：一个存储器的存储单元个数，多以字节为 单位表示芯片的地址单元数数据线位数一个存储单元所包含的二进制位数存储容量预备知识预备知识存储芯片的引出线RAM地址线An-1A0VccGND刷新选择（DRAM）片选读写控制数据线Dx（1，4，8位）地址线An-1A0地址线的根数n决定了 芯片可寻址的范围Intel 2114（10条地址线），寻址范围？动态存储器Intel2164（8条地址线）但有CAS，RAS，行列复用，寻址范围？In

18、tel 6264（13条地址线），寻址范围？SRAM ：寻址范围=2nDRAM ：寻址范围=22nRAM地址线An-1A0VccGND刷新选择（DRAM）片选读写控制数据线Dx（1，4，8位）预备知识预备知识数据线Dx（1，4，8位）数据线Dx1条：RAM芯片的数据线一般为1条，这样的芯片称为位片。构成存储器时作为数据总线中的任意一位8条：芯片的引出线已指定相应数据位的名称（D7D0）4条：可为数据总线的高四位或低四位存储芯片的引出线预备知识预备知识RAM地址线An-1A0VccGND刷新选择（DRAM）片选读写控制数据线Dx（1，4，8位）读写控制片选存储芯片的引出线课堂练习课堂练习 下列S

19、RAM各需要多少个地址输入端？ 5124位、1K8位、1K4位、2K4位、4K12位、16K1位、64K1位、2561位已知芯片的容量N，反求地址线的根数P：P=log2N存储容量寻址范围N 地址输入端P 数据线位数 512451294位1K81024108位1K41024104位2K12048111位预备知识预备知识一般构成微型计算机系统的存储器均以字节为基本单元编址。 1）对于数据线不满8位的存储芯片怎么使用？2）若存储器字节容量大于已有芯片的容量，怎么处理？思考：5.3.1 5.3.1 存储器扩展存储器扩展位扩展存储器芯片的字数（容量）满足存储器系统的要求，例如8片2K1位的芯片组成容量

20、为2KB的存储器。但其每个字的位数（字长）小于存储器系统的要求。D0。D712345678A0。A10R/WCSA0。A10CSR/W存储单元个数5.3.1 5.3.1 存储器扩展存储器扩展位扩展1K4位芯片存储芯片组成1K8的存储器。 每个存储芯片的地址线和控制线（包括片选信号线、读写信号线等）并联在一起，以保证对每个芯片及内部存储单元的同时选中。数据线分别连至数据总线的不同位上，以保证通过数据总线一次可访问到指定位数数据。D0。D71A0。A9CSR/W2A0。A9R/WCS1K45.3.1 5.3.1 存储器扩展存储器扩展A11A10A9A0M/IO8088WRD0D3D4D7译码器A9

21、A0CSWEI/O I/O2114（1）Y0A9A0CSWEI/O I/O2114（2） 例5-2 用1K4的Intel2114芯片构成1K8的存储器系统 000011000H3FFH5.3.1 5.3.1 存储器扩展存储器扩展地址码芯片的地址范围A15 A12 A11 A10 A9 A0X XX X0 0 0 00 0 1 10000H03FFH5.3.1 5.3.1 存储器扩展存储器扩展字扩展/地址扩充 存储器芯片的位数（字长）符合存储器系统的要求，但其字数（容量）不够。此时采用地址串联的方法 存储单元个数5.3.1 5.3.1 存储器扩展存储器扩展译码电路A0A1316K8CEA0A13

22、16K8CEA0A1316K8CEA0A1316K8CEA14A15A0A13D0D7WRRDY0Y1Y2Y3CPU例如用16K8位芯片构成64KB的存储器地址线片内地址线片选地址线5.3.1 5.3.1 存储器扩展存储器扩展Y0Y1Y2Y3译码器M/IO8088WRD0D7A10A0A12A11A10A0OECEO0O72176（1）片内地址线片选地址线 例5-3 用2K8的Intel 2716芯片构成8K8b的存储器系统A10A0OECEO0O72176（2）A10A0OECEO0O72176（3）A10A0OECEO0O72176（4）5.3.1 5.3.1 存储器扩展存储器扩展地址码芯

23、片的地址范围对应芯片A15 A13 A12 A11 A10 A9 A02716-1X X0 0X X0 00 0 01 1 10000H07FFH2716-2X XX X0 10 10 0 01 1 10800H0FFFH2716-3X X1 0X X1 00 0 01 1 11000H17FFH2716-4X XX X1 11 10 0 01 1 11800H1FFFH5.3.1 5.3.1 存储器扩展存储器扩展字位同时扩展 当存储器芯片的单元数和I/O位数均不符合存储器系统的要求，就需要用多片这样的芯片同时进行字扩展和位扩展。5.3.1 5.3.1 存储器扩展存储器扩展例如用2564位芯片

24、构成1KB的存储器A0A7CE2I/OA0A72564CE1I/OA0A7CE2I/OA0A72564CE1I/OA0A7CE2I/OA0A72564CE1I/OA0A7CE2I/OA0A72564CE1I/OD0D7A0A7译码电路A8A9Y0Y1Y2Y35.3.1 5.3.1 存储器扩展存储器扩展字位同时扩展 当存储器芯片的单元数和I/O位数均不符合存储器系统的要求，就需要用多片这样的芯片同时进行字扩展和位扩展。1）首先要弄清楚RAM总容量与单片容量之间的关系; 2）按字节容量（8位）组成芯片组； 3）根据存储器的总容量计算出芯片组的数目；位扩展字扩展课堂练习课堂练习 现有SRAM芯片若干

25、，芯片的容量为5124，与组成16K8的静态存储器，试问：需要多少芯片组？需要多少芯片？ 芯片数 = 16K8 5124 芯片组数 =16K512 = 32 组= 32 2= 64 片5.3.1 5.3.1 存储器扩展存储器扩展字位同时扩展4）确定存储器结构 关键是地址线的确定地址线片内地址线片选地址线对片内存储单元进行寻址选择芯片组课堂练习课堂练习 现有SRAM芯片若干，芯片的容量为5124，与组成16K8的静态存储器，试问：用于片内地址选择需要用多少根地址线？片选地址线数目？ 片内地址线 = log2512 = 9片选地址线 = log216K512 = 5课堂练习课堂练习A12A13控制

26、端控制端2-4译译码器码器4#4#3#2#1#32#2#1#3-83-8译码器译码器.A9A10A1111100100输出去芯片组片选端输出去芯片组片选端读读/写控制线写控制线数据线数据线D0D7地址线地址线A0A8控制控制试分析各芯片组的寻址范围？讨论讨论一个芯片组的容量：n1M，每组所需芯片数：M/m1 所需芯片组数为: N/n1 所需芯片总数为:（N/n1）（ M/m1 ） 已知单片容量为n1m1(n1为单片寻址范围，m1为数据线位数)，要求存储器总量为NM（N为寻址范围，M为数据字长)。 讨论讨论片内地址线数目: p1=log2n1，与系统总线中的A0Ap11相连存储器总的地址线数目：

27、p2=log2N 用于片选信号的地址线数：p=p2p1将p译码后分别接至各芯片组的片选端，即完成了存储器容量的计算与连接已知单片容量为n1m1(n1为单片寻址范围，m1为数据线位数)，要求存储器总量为NM（N为寻址范围，M为数据字长)。 5.3.1 5.3.1 存储器扩展存储器扩展译码器IO/MWRD0A9A0A10A11D1D2D3D6D7D4D5A9A0CSWEI/O0I/O1I/O2I/O31K42114(1)A9A0CSWEI/O0I/O1I/O2I/O31K42114(2)A9A0CSWEI/O0I/O1I/O2I/O31K42114(3)A9A0CSWEI/O0I/O1I/O2I/

28、O31K42114(4)第1组第2组 例5-4 用1K4的Intel 2114芯片构成2K8b的存储器系统5.3.1 5.3.1 存储器扩展存储器扩展地址码芯片的地址范围对应芯片A15 A13 A12 A11 A10 A9 A02114-12114-2X X X0 0X X X0 00 01 10000H03FFHX X XX X X0 10 10 01 10400H07FFH2114-32114-4问题：以上各例子中，地址总线并没有全部参与译码，剩余的高位地址线该如何处理？第1组第2组5.3 CPU5.3 CPU与存储器的连接与存储器的连接 存储器芯片与CPU之间的连接，实质上就是与系统总线

29、的连接，包括地址总线、数据总线和控制总线。SRAM的扩展1 1存储器的译码2 25.3.2 5.3.2 存储器译码存储器译码 存储器与地址总线的连接，包括两方面内容： 一是高位地址线译码，用以选择存储芯片； 二是低位地址线连接，用以通过片内地址译码器选择存储单元线选法全译码法部分译码法5.3.2 5.3.2 存储器译码存储器译码线选法 线选法是指高位地址线不经过译码，直接作为存储芯片的片选信号。 例5-5 假定某微机系统的存储容量为4KB，CPU寻址空间为64KB（即地址总线为16位），所用芯片容量为1KB（即片内地址为10位）。5.3.2 5.3.2 存储器译码存储器译码A0A9（1）1KB

30、CS（4）1KBCS（2）1KBCS（3）1KBCSA10A11A12A13 每根高位地址线接一块芯片，用低位地址线实现片内寻址 结构简单，但地址空间浪费大，整个存储器地址空间不连续，而且由于部分地址线未参加译码，还会出现地址重叠。0400H07FFH 0800H0BFFH1000H13FFH 2000H23FFH任何时刻不允许出现A10A13中两位以上同时为1的情况5.3.2 5.3.2 存储器译码存储器译码地址重叠v 一个存储单元具有多个存储地址的现象；v 例如：上例中1号芯片在一个段内(64K)有4组地址可用 0400H07FFH，4400H47FFH，8400H87FFH，C400HC

31、7FHHv 原因：有些高位地址线没有用、可任意；v 使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址”；v 选取的原则：高位地址全为0的地址。5.3.2 5.3.2 存储器译码存储器译码全译码法 全译码法是指将地址总线中除片内地址以外的全部高位地址接到译码器的输入端参与译码。 例6-6 设CPU寻址空间为64KB（地址总线为16位），存储器由8片容量为8KB的芯片构成。5.3.2 5.3.2 存储器译码存储器译码（1）8KBCS（2）8KBCS（8）8KBCSA0A12A13A15Y1Y0Y73-8译码器译码器0000H1FFFH2000H2FFFHE000HFFFFH5.

32、3.2 5.3.2 存储器译码存储器译码 当存储器容量小于可寻址的存储空间时，可从译码器输出线中选出连续的几根作为片选控制，多余的令其空闲，以便需要时扩充。特点 采用全译码法，每个存储单元的地址都是唯一的，不存在地址重叠，但译码电路较复杂，连线也较多。5.3.2 5.3.2 存储器译码存储器译码部分译码法 将高位地址线中的一部分（而不是全部）进行译码，产生片选信号。该方法常用于不需要全部地址空间的寻址能力，但采用线选法地址线又不够用的情况。 例6-7 CPU地址总线为16位，存储器由4片容量为8KB的芯片构成时，采用部分译码法寻址32KB。5.3.2 5.3.2 存储器译码存储器译码 由于未参

33、加译码的高位地址与存储器地址无关，因此存在地址重叠问题。 当选用不同的高位地址线进行部分译码时，其译码对应的地址空间不同。Y1Y0Y2Y3A14A132-4译码器译码器8KB（1）CS8KB（4）CS8KB（2）CS8KB（3）CSA15（不参加译码）（不参加译码）A0A1200001FFF20003FFF40005FFF60007FFF=0=180009FFFA000BFFFC000DFFFE000FFFF5.3.2 5.3.2 存储器译码存储器译码 例5-8 请将SRAM 6264芯片（8K8）与8088系统连接，使其地址范围为：38000H39FFFH和78000H79FFFH。假设用7

34、4LS138译码器构成译码电路地 址 码地址范围A19A18A17 A16 A15 A14 A13A12 A000 1 1 1 0 0 0 01 138000H39FFFH01 1 1 1 0 00 01 178000H79FFFH5.3.2 5.3.2 存储器译码存储器译码A Y0B Y1C Y2 Y3 G1 Y4 G2A Y5G2B Y6 Y7 74LS138工作条件：G1=1，G2A=G2B=0工作原理：将复合的输入信号变为枚举的输出信号5.3.2 5.3.2 存储器译码存储器译码MEMW8088CPU系统D0D7A0A12A0A12D0D7MEMRWEOECS1CS26264A17A1

35、6A15A19A14A13138G1G2BCBAY0Y710000011100/11/0可接其他存储芯片G2AA9A0ODWECS1CS22124A0BHEA10A1D7D0A9A0ODWECS1CS2D15D8RDWRCS来自地址译码器8086 CPU 8086 CPU 与与 SRAM SRAM 的连接的连接用2142 SRAM构成一个2KB的存储器系统。2142 SRAM是1K4位，必须用4片2142连接成2KB的存储器。图中给出了存储器位扩展的方法。8086的数据总线宽度为16用于指示低8位数据有效高8位数据总线允许信号，用于指示高8位数据有效主要内容主要内容 现代微机的存储体系现代微机

36、的存储体系Cache-主存存储层次1主辅存存储体系2并行主存系统及新型RAM35.4.1 Cache-主存存储层次v用高速的静态RAM组成小容量的存储器，称作高速缓冲存储器(Cache)。速度接近CPU主存数据总线CPU主存地址寄存器替换控制部件主存-Cache地址变换机构Cache地址寄存器Cache存储体地址总线不命中命中v程序访问的局部性原理。Cache控制器5.4.1 Cache-主存存储层次Cache-主存的地址映像v 为了把信息装入Cache中，必须应用某种函数把主存地址映像到Cache中定位，称作地址映像。v 当信息按这种映像关系装入Cache后，执行程序时应将主存地址变换为Ca

37、che地址，这个变换过程成为地址变换。v 与主存容量相比，Cache的容量很小，它所保存的信息仅是主存信息的一个子集，因此通常若干个主存地址将映像同一个Cache地址。5.4.1 Cache-主存存储层次Cache主 存第 0 块第 1 块2N-1块2N块2N+1-1块第 0 块第 1 块2N-1块.第1区第2区Cache第 0 块第 1 块2N-1块.主 存第 0 块第 1 块2M-1块.Cache-主存的地址映像v 直接映像v 全相联映像v 组相联映像主 存第 0 块第2k-1块第 0 块第2k-1块第2N-1块.第2k块.第2M-1块第2k块.第 0 组第 1 组第2M-R组第 0 组第 1 组第2C组5.4.1 Cache-主存存储层次替换策略v 先进先出算法FIFO（First In First Out） 按调入Cache的先后决定淘汰的顺序。v 近期最少使用算法LRU（Least Recently Used） 按Cache中各页面使用的频繁程度决定淘汰的顺序。课堂练习课堂练习D 主存和CPU之间增加高速缓存的目的是 。A. 解决CPU和外存之间的速度匹配问题 B. 扩大存储容量 C. 即扩大存储容量又提高存取速度 D.解决CPU和主存之间的速度匹配问题 5.4 现代微机的存储体系Cache-主存存储层次1主辅存存储体系2并行主存系统及新型RAM35.4.2 5