第4章QuartusⅡ软件

1、第第4章章 Quartus软件软件Quartus简介简介为什么使用为什么使用Quartus II 软件软件?推荐用于所有新的推荐用于所有新的CPLD、FPGA和结构化和结构化ASIC设计设计支持新的支持新的MAX II CPLD以及以及Cyclone、Stratix 和和 Stratix II FPGA 以及以及 HardCopy结构化结构化Asic支持支持 MAX、FLEX 和和 ACEX 设计设计更快的按键式性能表现，更适用于引脚锁定的情况更快的按键式性能表现，更适用于引脚锁定的情况出众的集成化综合支持出众的集成化综合支持为第三方工具提供了无缝接口为第三方工具提供了无缝接口转换转换MAX+

2、PLUS II工程的增强功能工程的增强功能许多设计人员使用许多设计人员使用Quartus II软件，并且对其印象深刻软件，并且对其印象深刻 QUARTUS II简介简介QUARTUS II 软件涵盖了从软件涵盖了从开发设计到器开发设计到器件实现的全部件实现的全部功能功能QuartusQuartus II II软件的设计过程主要包括：软件的设计过程主要包括：建立项目建立项目输入设计电路（可采用不同方式）输入设计电路（可采用不同方式）设计编译设计编译设计仿真设计仿真设计下载设计下载 QuartusQuartus设计流程介绍设计流程介绍QuartusQuartus设计流程设计流程 启动启动Quart

3、usQuartus 8.1 8.1单击开始按扭，在程序菜单中选择单击开始按扭，在程序菜单中选择Quartus8.1 Quartus8.1 ，可以启，可以启动动Quartus8.1Quartus8.1。其初始界面如图所示。其初始界面如图所示。 标题栏标题栏 标题栏中显示当前工程的路径和工程名。标题栏中显示当前工程的路径和工程名。菜单栏菜单栏 菜单栏主要由文件（菜单栏主要由文件（FileFile）、编辑（）、编辑（EditEdit）、视图）、视图（ViewView）、工程（）、工程（ProjectProject）、资源分配（）、资源分配（AssignmentsAssignments）、）、操作（操

4、作（ProcessingProcessing）、工具（）、工具（ToolsTools）、窗口（）、窗口（WindowWindow）和帮助（和帮助（HelpHelp）等下拉菜单组成。）等下拉菜单组成。工具栏工具栏 工具栏中包含了常用命令的快捷图标。工具栏中包含了常用命令的快捷图标。资源管理窗口资源管理窗口 资源管理窗口用于显示当前工程中所有相关的资源文资源管理窗口用于显示当前工程中所有相关的资源文件。件。1 1建立项目建立项目( (不能放在根目录下不能放在根目录下) ) 利用利用QuartusQuartus II II提供的新建工程指南可以帮助我们很容易提供的新建工程指南可以帮助我们很容易的建立

5、一个工程：的建立一个工程：在主菜单上选择在主菜单上选择FileNew Project Wizard FileNew Project Wizard 将弹出如下将弹出如下图所示对话框。图所示对话框。 QuartusQuartus设计流程设计流程新建设计项目新建设计项目在上图中的第一个空白处需添入新建工程工作目录的路径，在上图中的第一个空白处需添入新建工程工作目录的路径，为便于管理，为便于管理，QuartusQuartus II II软件要求每一个工程项目及其相软件要求每一个工程项目及其相关文件都统一存储在单独的文件夹中。第二个空白处需添关文件都统一存储在单独的文件夹中。第二个空白处需添入新建的工程

6、名称。第三个空白处需添入的是工程的顶层入新建的工程名称。第三个空白处需添入的是工程的顶层设计实体名称，要求顶层设计实体名称和新建的工程名称设计实体名称，要求顶层设计实体名称和新建的工程名称保持一致。保持一致。如上图所示添好后，按如上图所示添好后，按NextNext按钮，将会弹出加入文件对话按钮，将会弹出加入文件对话框，如下图所示。框，如下图所示。 新建工程新建工程工作目录工作目录的路径的路径 新建的工新建的工程名称程名称工程的顶工程的顶层设计实层设计实体名称体名称Quartus设计流程设计流程新建设计项目新建设计项目 加入文件对话框：加入文件对话框： 可以在可以在FileFile空白处选择添入

7、其他已存在的设计文件加入到这个工程中，空白处选择添入其他已存在的设计文件加入到这个工程中，也可以使用也可以使用User Library PathnamesUser Library Pathnames按钮把用户自定义的库函数加入到按钮把用户自定义的库函数加入到工程中使用。完成后按工程中使用。完成后按NextNext按钮进入下一步。按钮进入下一步。下面弹出的是选择可编程逻辑器件对话框，如下图所示。选下面弹出的是选择可编程逻辑器件对话框，如下图所示。选YesYes，手动选，手动选择需要的器件，选择需要的器件，选NoNo，则由编译器自动选择。，则由编译器自动选择。Quartus设计流程设计流程新建设计

8、项目新建设计项目在下一步弹出的对话框中通过选择器件的封装形式，引脚在下一步弹出的对话框中通过选择器件的封装形式，引脚数目，以及速度级别来约束可选器件的范围。如图所示。数目，以及速度级别来约束可选器件的范围。如图所示。器件设置对话框器件设置对话框 Quartus设计流程设计流程新建设计项目新建设计项目器件命名方式：器件命名方式：EPM7 128 S L C 84-10EPM7:产品系列为产品系列为EPM7000系列系列128：有：有128个逻辑宏单元个逻辑宏单元S：电压为：电压为5V，AE为为3.3V，B为为2.5VL：封装为：封装为PLCC，Q代表代表PQFP等等C：商业级（：商业级（Comm

9、ercial)070度，度，I：工业级（：工业级（Industry),-4085度度M：军品级（：军品级（Military),-55125度度84：管脚数目：管脚数目10：速度级别：速度级别最后是由新建工程指南建立的工程文件摘要，显示了上面的最后是由新建工程指南建立的工程文件摘要，显示了上面的全部设置选项。至此，新工程建立完毕，在全部设置选项。至此，新工程建立完毕，在QuartusIIQuartusII设计软设计软件界面的顶部标题栏将显示工程名称和存储路径。如下图所示。件界面的顶部标题栏将显示工程名称和存储路径。如下图所示。Quartus设计流程设计流程新建设计项目新建设计项目2 2输入设计电

10、路输入设计电路单击标题栏中的单击标题栏中的FileNewFileNew对话框，如图所示对话框，如图所示。 单击单击NewNew对话框的对话框的 Design Design FilesFiles选项卡，选项卡，Block diagram/schematic Block diagram/schematic filefile，选好后单击，选好后单击【OKOK】按钮，打开原理图编辑器按钮，打开原理图编辑器窗口窗口。QuartusQuartus设计流程设计流程设计输入设计输入 设计输入设计输入 将所设计的电路的逻辑功能按照开发系统要求的形式表达出将所设计的电路的逻辑功能按照开发系统要求的形式表达出来的过

11、程称为设计输入。来的过程称为设计输入。 设计输入有如下两种方式：设计输入有如下两种方式： （1）原理图输入方式）原理图输入方式 适用于对系统及各部分电路很熟悉的场合。适用于对系统及各部分电路很熟悉的场合。 （2）硬件描述语言输入方式）硬件描述语言输入方式 硬件描述语言是用文本方式描述设计，硬件描述语言有硬件描述语言是用文本方式描述设计，硬件描述语言有ABEL、AHDL、VHDL、Verilog HDL等，其中等，其中VHDL和和Verilog HDL已成为已成为IEEE标准。标准。QuartusQuartus设计流程设计流程 原理图输入法原理图输入法优缺点优缺点优点：优点： 1）可以与传统的数

12、字电路设计法接轨，即）可以与传统的数字电路设计法接轨，即使用传统设计方法得到电路原理图，然后在使用传统设计方法得到电路原理图，然后在Quartus平台完成设计电路的输入、仿真验证和平台完成设计电路的输入、仿真验证和综合，最后下载到目标芯片中。综合，最后下载到目标芯片中。 2） 它将传统的电路设计过程的布局布线、它将传统的电路设计过程的布局布线、绘制印刷电路板、电路焊接、电路加电测试等过绘制印刷电路板、电路焊接、电路加电测试等过程取消，提高了设计效率，降低了设计成本，减程取消，提高了设计效率，降低了设计成本，减轻了设计者的劳动强度。轻了设计者的劳动强度。缺点：缺点： 1）原理图设计方法没有实现标

13、准化，不同的）原理图设计方法没有实现标准化，不同的EDA软件中的图形处理工具对图形的设计规则、软件中的图形处理工具对图形的设计规则、存档格式和图形编译方式都不同，因此兼容性差，存档格式和图形编译方式都不同，因此兼容性差，难以交换和管理。难以交换和管理。 2）由于兼容性不好，性能优秀的电路模块）由于兼容性不好，性能优秀的电路模块的移植和再利用非常困难难以实现用户所希望的的移植和再利用非常困难难以实现用户所希望的面积、速度以及不同风格的综合优化面积、速度以及不同风格的综合优化 原理图输入法原理图输入法优缺点优缺点设计输入设计输入QuartusQuartus设计流程设计流程 软件主软件主界面工界面工

14、具按钮具按钮见见P130在编辑窗中的任何一个位置上单击鼠标右键，在弹出的快捷菜在编辑窗中的任何一个位置上单击鼠标右键，在弹出的快捷菜单中选择其中的输入元件项单中选择其中的输入元件项Insert-Symbol，于是将弹出如下，于是将弹出如下图所示的输入元件的对话框图所示的输入元件的对话框 设计输入设计输入QuartusQuartus设计流程设计流程 元件选择窗口 选择菜单选择菜单File-Save File-Save 命令，将已设计好的原理图文件取命令，将已设计好的原理图文件取名并存盘在已为此项目建立的文件夹内。名并存盘在已为此项目建立的文件夹内。设计设计60进制加法计数器进制加法计数器Quar

15、tus设计流程设计流程 将设计项目设置成可调用的元件将设计项目设置成可调用的元件作业作业完成完成60进制加法计数器的原理图输入进制加法计数器的原理图输入The End Thank you上节课总结上节课总结1、项目文件不要放在根目录下、项目文件不要放在根目录下2、节点标号的使用、节点标号的使用3、绘制导线与画线是不同的概念、绘制导线与画线是不同的概念本节课内容本节课内容介绍编译、仿真、下载介绍编译、仿真、下载3 3设计编译设计编译QuartusQuartus编译器的主要任务是对设计项目进行检查编译器的主要任务是对设计项目进行检查并完成逻辑综合，同时将项目最终设计结果生成器件并完成逻辑综合，同时

16、将项目最终设计结果生成器件的下载文件。编译开始前，可以先对工程的参数进行的下载文件。编译开始前，可以先对工程的参数进行设置（设置（P140-141)P140-141)。QuartusQuartus软件中的编译类型有全编译和分步编译两软件中的编译类型有全编译和分步编译两种。种。l选择选择QuartusQuartus主窗口主窗口ProcessProcess菜单下菜单下Start Start CompilationCompilation命令，或者在主窗口命令，或者在主窗口的工具栏的工具栏上直接点上直接点击图标击图标 可以进行全编译可以进行全编译QuartusQuartus设计流程设计流程设计编译设计

17、编译 全全编译的过程包括分析编译的过程包括分析与综合与综合（Analysis & Analysis & SynthesisSynthesis）、适配、适配（FitterFitter）、编程、编程（AssemblerAssembler）、时序分、时序分析析(Classical Timing (Classical Timing Analysis)Analysis)QuartusQuartus设计流程设计流程设计编译设计编译 分步编译就是使用对应命令分步执行对应的编译环节，每分步编译就是使用对应命令分步执行对应的编译环节，每完成一个编译环节，生成一个对应的编译报告。分步编完成一个编译环节，生成一个对

18、应的编译报告。分步编译跟全编译一样分为四步：译跟全编译一样分为四步：分析与综合分析与综合（Analysis & SynthesisAnalysis & Synthesis） ：设计文件进行：设计文件进行分析和检查输入文件是否有错误，对应的菜单命令是分析和检查输入文件是否有错误，对应的菜单命令是QuartusQuartus主窗口主窗口ProcessProcess菜单下菜单下StartStartStart Analysis Start Analysis & Synthesis& Synthesis，对应的快捷图标是对应的快捷图标是在主窗口在主窗口的工具栏的工具栏上上的的 ； 适配（适配（Fitte

19、rFitter） ：在适配过程中，完成设计逻辑器件：在适配过程中，完成设计逻辑器件中的布局布线、选择适当的内部互连路径、引脚分配、中的布局布线、选择适当的内部互连路径、引脚分配、逻辑元件分配等，对应的菜单命令是逻辑元件分配等，对应的菜单命令是QuartusQuartus主窗口主窗口ProcessProcess菜单下菜单下StartStartStart Fitter Start Fitter ；（注：两种编译；（注：两种编译方式引脚分配有所区别方式引脚分配有所区别 ） QuartusQuartus设计流程设计流程设计编译设计编译 编程编程（AssemblerAssembler） ：产生多种形式的

20、器件编程映像文产生多种形式的器件编程映像文件件 ，通过软件下载到目标器件当中去，应的菜单命令，通过软件下载到目标器件当中去，应的菜单命令是是QuartusQuartus主窗口主窗口ProcessProcess菜单下菜单下StartStartStart Start Assembler Assembler ；时序分析时序分析(Classical Timing Analyzer) (Classical Timing Analyzer) ：计算给定设：计算给定设计与器件上的延时，完成设计分析的时序分析和所有逻计与器件上的延时，完成设计分析的时序分析和所有逻辑的性能分析，菜单命令是辑的性能分析，菜单命令

21、是QuartusQuartus主窗口主窗口ProcessProcess菜菜单下单下StartStartStart Classical Timing Analyzer Start Classical Timing Analyzer ，对应，对应的快捷图标是的快捷图标是在主窗口在主窗口的工具栏的工具栏上上的的 。 编译完成以后，编译报告窗口编译完成以后，编译报告窗口Compilation Compilation ReportReport会报告工程文件编译的相关信息，如编会报告工程文件编译的相关信息，如编译的顶层文件名、目标芯片的信号、引脚的数译的顶层文件名、目标芯片的信号、引脚的数目等等目等等 。

22、QuartusQuartus设计流程设计流程设计编译设计编译 Tsu:寄存器建立时间，指时钟信号到达前，数据稳定不变的时间。TCO：时钟到输出引脚的延时时间Quartus设计流程设计流程设计编译设计编译 时序分析结果时序分析结果编译报告编译报告:QuartusQuartus设计流程设计流程设计编译设计编译 RTL阅读器阅读器 在设计的调试和优化过程中，可以使用在设计的调试和优化过程中，可以使用RTLRTL阅阅读器观察设计电路的综合结果，同时也可以观察读器观察设计电路的综合结果，同时也可以观察源设计如何被翻译成逻辑门、原语等源设计如何被翻译成逻辑门、原语等 。 RTLRTL阅读器是观察和确定源设

23、计是否实现了设阅读器是观察和确定源设计是否实现了设计要求的理想工具。计要求的理想工具。 执行仿真验证设计功能之前使用执行仿真验证设计功能之前使用RTLRTL阅读器查阅读器查找设计中的问题，可以在设计早期发现问题，为找设计中的问题，可以在设计早期发现问题，为后期的验证工作节省时间。后期的验证工作节省时间。 当设计通过编译后，选择当设计通过编译后，选择QuartusQuartus主窗口主窗口ToolsTools菜单下菜单下Netlist ViewersRTL ViewerNetlist ViewersRTL Viewer命令，命令，弹出弹出RTLRTL阅读器窗口阅读器窗口QuartusQuartu

24、s设计流程设计流程设计编译设计编译 RTL阅读器阅读器Quartus设计流程设计流程设计仿真设计仿真仿真的目的就是在软件环境下，验证电路的行为和设仿真的目的就是在软件环境下，验证电路的行为和设想中的是否一致。想中的是否一致。 FPGA/CPLD中的仿真分为功能仿真和时序仿真。功中的仿真分为功能仿真和时序仿真。功能仿真着重考察电路在理想环境下的行为和设计构想能仿真着重考察电路在理想环境下的行为和设计构想的一致性，时序仿真则在电路已经映射到特定的工艺的一致性，时序仿真则在电路已经映射到特定的工艺环境后，考察器件在延时情况下对布局布线网表文件环境后，考察器件在延时情况下对布局布线网表文件进行的一种仿

25、真。进行的一种仿真。仿真一般需要建立波形文件、输入信号节点、编辑输仿真一般需要建立波形文件、输入信号节点、编辑输入信号、波形文件的保存和运行仿真器等过程。入信号、波形文件的保存和运行仿真器等过程。4 4设计仿真设计仿真 QuartusII支持多种仿真输入方法，它支持波形方式输入，支持多种仿真输入方法，它支持波形方式输入，如：向量波形文件（如：向量波形文件（.vwf）、向量文件（）、向量文件（.vec）、列表文件）、列表文件（.tbl），也支持），也支持Testbench如：如：Tcl/TK脚本文件，同时也支脚本文件，同时也支持第三方的仿真工具的持第三方的仿真工具的Verilog/VHDL Te

26、stbench。 Quartus设计流程设计流程设计仿真设计仿真 建立仿真波形文件建立仿真波形文件: :在主菜单中选择在主菜单中选择File/NewFile/New选项，在弹出的选项，在弹出的NewNew对话框中选择对话框中选择Vector Vector Waveform FileWaveform File。 Quartus设计流程设计流程设计仿真设计仿真输入信号节点输入信号节点 （1 1） 在波形编辑方式下，在波形编辑方式下， 执行执行EditEdit菜单中的菜单中的 Insert Node or BusInsert Node or Bus命令，或者命令，或者在波形编辑器左在波形编辑器左边边

27、NameName列的空白处点击鼠标右键列的空白处点击鼠标右键，弹出的，弹出的Insert Insert Nodeor BusNodeor Bus对话框对话框Quartus设计流程设计流程设计仿真设计仿真（2 2）点击点击Insert Insert NodeorNodeor Bus Bus对话框中的对话框中的Node Node FinderFinder按钮按钮，弹出，弹出Node FinderNode Finder窗口，在此窗窗口，在此窗口中添加信号节点。口中添加信号节点。Quartus设计流程设计流程设计仿真设计仿真 编辑输入波形编辑输入波形(输入激励信号输入激励信号)。P150 编辑输入信号

28、是指在波形编辑器中指定输入节点的逻辑电平编辑输入信号是指在波形编辑器中指定输入节点的逻辑电平变化，编辑输入节点的波形。变化，编辑输入节点的波形。Quartus设计流程设计流程设计仿真设计仿真 设置仿真参数设置仿真参数:设置仿真时间区域。对于时序仿设置仿真时间区域。对于时序仿真来说，将仿真时间轴设置在一个合理的时间区真来说，将仿真时间轴设置在一个合理的时间区域上十分重要。选择域上十分重要。选择EditEnd Time命令。通命令。通常设置的时间范围在数十微秒间：常设置的时间范围在数十微秒间：Quartus设计流程设计流程设计仿真设计仿真 Quartos仿真设置仿真设置Quartus软件中默认的是

29、时序仿真，如果进行功能软件中默认的是时序仿真，如果进行功能仿真则需要先对仿真进行设置，步骤如下：仿真则需要先对仿真进行设置，步骤如下： （1）选择选择Quartus主窗口主窗口Assignments菜单下的菜单下的Settings命令，可以进入参数设置页面，如下图所示，命令，可以进入参数设置页面，如下图所示，然后单击然后单击Simulation Settings ，在右边的对话框，在右边的对话框中的中的Simulation mode中选择中选择“Function”；Quartus设计流程设计流程设计仿真设计仿真（2）选择选择Quartus主窗口主窗口Processing菜单下的菜单下的Gene

30、rate Functional Simulation Netlist命令，生成功能仿真网表文件；命令，生成功能仿真网表文件；Quartus设计流程设计流程设计仿真设计仿真存盘，并启动仿真存盘，并启动仿真Quartus设计流程设计流程设计仿真设计仿真观察仿真波形观察仿真波形Quartus设计流程设计流程设计仿真设计仿真功能仿真满足要求后，还要对设计进行时功能仿真满足要求后，还要对设计进行时序仿真，时序仿真可以在编译后直接进行，序仿真，时序仿真可以在编译后直接进行，但是要将上图中的但是要将上图中的Simulation modeSimulation mode中设置中设置为为“Timing”Timin

31、g”，设置好以后直接选择，设置好以后直接选择Start Start SimulationSimulation命令，执行时序仿真。命令，执行时序仿真。Quartus设计流程设计流程设计仿真设计仿真 设置引脚设置引脚为了能对此为了能对此60进制计数器进行硬件测试，应将其进制计数器进行硬件测试，应将其输入输出信号锁定在芯片确定的引脚上，编译后输入输出信号锁定在芯片确定的引脚上，编译后下载。下载。 选择选择Tools菜单中的菜单中的Assignments项，即进入项，即进入如图所示的如图所示的Assignment Editor编辑器窗。在编辑器窗。在Category栏中选择栏中选择Pin。 Quart

32、us设计流程设计流程设计下载设计下载双击双击“To”“To”栏的栏的，在出现的如图所示的下拉栏中，在出现的如图所示的下拉栏中分别选择本工程要锁定的端口信号名；然后双击对应分别选择本工程要锁定的端口信号名；然后双击对应的的LocationLocation栏的栏的，在出现的下拉栏中选择对应，在出现的下拉栏中选择对应端口信号名的器件引脚号，如对应端口信号名的器件引脚号，如对应CLK,CLK,选择选择5 5脚。脚。 设设置完成后编译置完成后编译。Quartus设计流程设计流程设计下载设计下载器件视图器件视图管脚的定义管脚的定义特殊功能的管脚特殊功能的管脚电源脚电源脚VCC和和GND， VCC 一般分为

33、一般分为VCCINT和和 VCCIO两种两种JTAG 管脚：实现在线编程和边界扫描管脚：实现在线编程和边界扫描信号管脚信号管脚专用输入管脚：全局时钟、复位、置位专用输入管脚：全局时钟、复位、置位可随意配置为其功能为：输入、输出、双向、可随意配置为其功能为：输入、输出、双向、三态三态。 打开编程窗和配置文件。首先将实验系统和并口通信线打开编程窗和配置文件。首先将实验系统和并口通信线连接好，打开电源。在菜单连接好，打开电源。在菜单ToolTool中选择中选择ProgrammerProgrammer，于，于是弹出如图所示的编程窗。在是弹出如图所示的编程窗。在ModeMode栏中有栏中有4 4种编程模

34、式种编程模式可以选择：可以选择：JTAGJTAG， Passive SerialPassive Serial， Active SerialActive Serial和和In-SocketIn-Socket。为了直接对。为了直接对FPGAFPGA进行配置，在编程窗的进行配置，在编程窗的编程模式编程模式ModeMode中选中选JTAG(JTAG(默认默认) )，并选中打勾下载文件右，并选中打勾下载文件右侧的第一小方框。注意要仔细核对下载文件路径与文件侧的第一小方框。注意要仔细核对下载文件路径与文件名。如果此文件没有出现或有错，单击左侧名。如果此文件没有出现或有错，单击左侧“Add FileAdd

35、File”按钮，手动选择配置文件按钮，手动选择配置文件con60.sofcon60.sof。 Quartus设计流程设计流程设计下载设计下载 设置编程器。若是初次安装的设置编程器。若是初次安装的QuartusQuartus,在编程前必须在编程前必须进行编程器选择操作。这里准备选择进行编程器选择操作。这里准备选择ByteBlasterByteBlaster MVLPT1MVLPT1。单击。单击Hardware SetupHardware Setup按钮可设置下载接口方按钮可设置下载接口方式，在弹出的式，在弹出的Hardware SetupHardware Setup对话框中，选择对话框中，选择H

36、ardware Hardware settingssettings页，再双击此页中的选项页，再双击此页中的选项BytcBlasterBytcBlaster之后，之后，单击单击CloseClose按钮，关闭对话框即可。这时应该在编程窗按钮，关闭对话框即可。这时应该在编程窗右上显示出编程方式：右上显示出编程方式：ytcBlasterytcBlaster LPT 1 LPT 1。如果打开。如果打开下所示的窗口内下所示的窗口内“Currently selectedCurrently selected”右侧显示右侧显示No No HardwareHardware，则必须加入下载方式。即点击，则必须加入下

37、载方式。即点击Add HardwareAdd Hardware钮，在弹出的窗中点击钮，在弹出的窗中点击OKOK，再在窗口中双击，再在窗口中双击BytcBlasterBytcBlaster，使，使“Currently selectedCurrently selected”右侧显示右侧显示BytcBlasterBytcBlaster LPT1 LPT1。 Quartus设计流程设计流程设计下载设计下载 Quartus设计流程设计流程设计下载设计下载 下载：单击下载标符下载：单击下载标符StartStart按钮，即进入对目标器件按钮，即进入对目标器件FPGAFPGA的配置下载操作。当的配置下载操作。

38、当ProgressProgress显示出显示出100%100%，以及在，以及在底部的处理栏中出现底部的处理栏中出现“Configuration SucceededConfiguration Succeeded”时，时，表示编程成功。注意，如果必要，可再次单击表示编程成功。注意，如果必要，可再次单击StartStart按按钮，直至编程成功。钮，直至编程成功。 硬件测试：软件下载成功后，测试已完成电路是否符合硬件测试：软件下载成功后，测试已完成电路是否符合设计要求。设计要求。Quartus设计流程设计流程设计下载设计下载作业作业完成一位全加器的设计输入、编译、仿真、完成一位全加器的设计输入、编译、

39、仿真、分配管脚分配管脚The End Thank you本节课内容本节课内容层次化项目设计层次化项目设计层次化项目设计步骤：步骤：1、新建项目、新建项目(注：文件夹不要为中文，尽注：文件夹不要为中文，尽可能也不要为数字）顶层文件为可能也不要为数字）顶层文件为ADD42、通过、通过FILE/NEW建立底层文件建立底层文件ADD.BDF，并将其并将其SAVE AS在本项目文件夹中在本项目文件夹中3、将底层文件设置成可调用的元件。如下、将底层文件设置成可调用的元件。如下图图层次化项目设计为了便于顶层模块的调用，将前面设计的电路变成为了便于顶层模块的调用，将前面设计的电路变成一个元件符号。一个元件符号

40、。层次化项目设计4、新建一个空白图形文件，调用符号、新建一个空白图形文件，调用符号ADD,完成完成4位位全加器的设计（注意标号的使用，如全加器的设计（注意标号的使用，如a0)，将，将其另存为其另存为ADD4（即顶层文件）。（即顶层文件）。5、如图所示，将、如图所示，将ADD4指定为顶层文件指定为顶层文件层次化项目设计 对对ADD4进行编译进行编译 仿真，结果如图仿真，结果如图注意：注意：1、顶层文件和底层文件必须在同一、顶层文件和底层文件必须在同一目录下目录下2、在同一设计项目中，顶层设计文、在同一设计项目中，顶层设计文件名及各底层符号所对应的设计文件件名及各底层符号所对应的设计文件名必须是唯

41、一的，不允许有重名的文名必须是唯一的，不允许有重名的文件。件。层次化项目设计使用使用Quartus软件的软件的MegaWizard Plug-In Manager中的宏功能模块可以帮助用户调用中的宏功能模块可以帮助用户调用Quartus内部已有的内部已有的IP（知识产权）核来完成（知识产权）核来完成一些复杂系统的设计，并可以方便的对调用的一些复杂系统的设计，并可以方便的对调用的IP核的参数进行修改。核的参数进行修改。Altera提供的宏功能提供的宏功能 LPM(Library Parameterized Modules)、MegaCore(FFT FIR）、）、 AMMP(Altera Meg

42、afunction Partners Program)。后两者需要另外授权和。后两者需要另外授权和安装，不作介绍。安装，不作介绍。下面以一个调用下面以一个调用lpm_add宏功能模块来实现一个宏功能模块来实现一个8位全加器为例，简单介绍宏功能模块的使用。位全加器为例，简单介绍宏功能模块的使用。设计开始前新建立一个名为设计开始前新建立一个名为add8的工程，在工程的工程，在工程中新建一个新的中新建一个新的bdf文件，在空白处双击，打开符文件，在空白处双击，打开符号库，如下图。号库，如下图。算术组件算术组件 累加器、加法器、乘法器和累加器、加法器、乘法器和LPMLPM算术函数算术函数 门电路门电路

43、 多路复用器和多路复用器和LPMLPM门函数门函数 I/OI/O组件组件 时钟数据恢复时钟数据恢复(CDR)(CDR)、锁相环、锁相环(PLL)(PLL)、双数据速率、双数据速率(DDR)(DDR)、千兆位收发器块、千兆位收发器块(GXB)(GXB)、LVDSLVDS接收器和发送器、接收器和发送器、PLLPLL重新配置和远程更新宏功能模块重新配置和远程更新宏功能模块 存储组件存储组件 存储器、移位寄存器宏模块和存储器、移位寄存器宏模块和LPMLPM存储器函数存储器函数 MegaWizard Plug-In Manager第一页 MegaWizard Plug-In Manager第二页 Meg

44、aWizard Plug-In Manager第三页 MegaWizard Plug-In Manager第四页 MegaWizard Plug-In Manager第五页 MegaWizard Plug-In Manager第六页 MegaWizard Plug-In Manager第七页 MegaWizard Plug-In Manager第八页 生成生成ADD符号，对其进行编译、仿真符号，对其进行编译、仿真注：此时已生成注：此时已生成add.vhd文件，可直接编译文件，可直接编译竞争和冒险竞争和冒险竞争和冒险现象竞争和冒险竞争和冒险疑问疑问为什么这种情况在平时用74系列中规模集成电路设计

45、时不会出现呢？竞争和冒险竞争和冒险常规电路分析常规电路分析竞争和冒险竞争和冒险2、一个最简单的组合逻辑电路、一个最简单的组合逻辑电路一个两输入的与门或者两输入的或门是最简单一个两输入的与门或者两输入的或门是最简单的电路的电路！可编程器件对这么简单的电路的处理结果是什么呢可编程器件对这么简单的电路的处理结果是什么呢竞争和冒险竞争和冒险竞争和冒险竞争和冒险竞争和冒险竞争和冒险4.深入总结深入总结当某一时刻同时有一个以上的信号发生变化时容易产当某一时刻同时有一个以上的信号发生变化时容易产生毛刺生毛刺组合逻辑电路是会产生毛刺的组合逻辑电路是会产生毛刺的 6.仿真结果分析仿真结果分析理论结果理论结果实际

46、结果实际结果Error分析分析Q2 Q1 Q00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1毛刺毛刺 ?No毛刺毛刺?No毛刺毛刺?No毛刺毛刺?0 1 11 0 0Yes毛刺毛刺?No毛刺毛刺?1 0 11 1 0Yes毛刺毛刺?No仿真结果分析仿真结果分析从从 “3”变到变到 “4”的的时候产生毛刺时候产生毛刺从从 “5”变到变到 “6”的的时候产生毛刺时候产生毛刺两个不希望看到的毛刺两个不希望看到的毛刺结论结论当组合逻辑输出用做以下功能时必须加以注意当组合逻辑输出用做以下功能时必须加以注意 触发器的触发器的CLEAR端端触发器的触发器的PRESET 端端触发器的触发