Verilog语言与FPGA数字逻辑设计学习教案

1、会计学1Verilog语言语言(yyn)与与FPGA数字逻辑设计数字逻辑设计第一页，共66页。第1页/共66页第二页，共66页。第2页/共66页第三页，共66页。数字逻辑电路组合逻辑电路时序逻辑电路组合电路(dinl)：一个电路(dinl)，在某一时刻，它的输出仅仅由该时刻的输入所决定。（蔡惟铮. 基础电子技术. 北京：高等教育出版社，2007）时序电路(dinl)：一个电路(dinl)，在某一时刻，它的输出不仅仅由该时刻的输入所决定，还取决于过去的输入。 （蔡惟铮. 基础电子技术. 北京：高等教育出版社，2007）第3页/共66页第四页，共66页。C = A & B;C = A | B;B

2、= A;三态门：数据(shj)的双向传输与总线的挂接B = (ENA)?A : 1bZ;第4页/共66页第五页，共66页。 IOHMAX IOLMAX IIHMAX IILMAX TPHL tPLH tPD应用：逻辑(lu j)门的扇出系数IBIS模型中输入输出模型的各种特性曲线第5页/共66页第六页，共66页。C = (A & B);C = (A | B);C = (A&(B) | (A) & B);C = AB;C =( (A&(B) | (A) & B) );C=(AB);第6页/共66页第七页，共66页。3-8译码器第7页/共66页第八页，共66页。输入输入输出输出G1G2AN+G2B

3、NCBAY0NY1NY2NY3NY4NY5NY6NY7N0XXXX11111111X1XXX111111111000001111111100011011111110010110111111001111101111101001111011110101111110111011011111101101111111111074138真值表第8页/共66页第九页，共66页。74138逻辑图第9页/共66页第十页，共66页。双4选1数据(shj)选择器数据选择器的RTL符号第10页/共66页第十一页，共66页。输入输入输出输出GNBAY1XX0000C0001C1010C2011C374153真值表第11

4、页/共66页第十二页，共66页。74153的1/2逻辑图第12页/共66页第十三页，共66页。双全加器加法器的RTL符号(fho)第13页/共66页第十四页，共66页。输入输入输出输出CIABSUMCO0000000110010100110110010101011100111111第14页/共66页第十五页，共66页。74183的1/2逻辑图第15页/共66页第十六页，共66页。7485数值(shz)比较器比较器的RTL符号第16页/共66页第十七页，共66页。数值(shz)比较器逻辑图第17页/共66页第十八页，共66页。第18页/共66页第十九页，共66页。 “1”冒险(mo xin)：L

5、=A&A*“0”冒险(mo xin)：L=A+A*第19页/共66页第二十页，共66页。第20页/共66页第二十一页，共66页。第21页/共66页第二十二页，共66页。D锁存器D触发器?第22页/共66页第二十三页，共66页。时序电路同步时序电路异步时序电路第23页/共66页第二十四页，共66页。第24页/共66页第二十五页，共66页。第25页/共66页第二十六页，共66页。第26页/共66页第二十七页，共66页。第27页/共66页第二十八页，共66页。myinput : 1bZ);nendmodule第28页/共66页第二十九页，共66页。my_bidirA第29页/共66页第三十页，共66

6、页。Cyclone系类FPGA的I/O结构(jigu) OE Output Input第30页/共66页第三十一页，共66页。数据接收逻辑sdram_fifo逻辑cf_fifo逻辑数据接收逻辑sdram_fifo逻辑cf_fifo逻辑数据接收逻辑sdram_fifo逻辑cf_fifo逻辑usb逻辑S通道E通道A通道USB接口遥测422接收逻辑cf_fifo逻辑FPGA第31页/共66页第三十二页，共66页。组合逻辑组合逻辑:c0Tc1+Tc2+Tc3=Tc0MaxTc1, Tc2, Tc3Tc0c1DQc2DQc3DQ第32页/共66页第三十三页，共66页。module binary_adde

7、r_tree2 (a, b, c, d, e, clk, out);parameter width = 16;input width-1:0 a, b, c, d, e;input clk;output width-1:0 out;assign out = a + b + c + d + e;endmodulemodule binary_adder_tree2 (a, b, c, d, e, clk, out);parameter width = 16;input width-1:0 a, b, c, d, e;input clk;output width-1:0 out;wire width

8、-1:0 temp1, temp2, temp4;assign temp1 = a+b;assign temp2 = c+d;assign temp3 = temp1+temp2;assign out = temp3+e;/assign out = (a+b) + (c+d) + e;endmodule第33页/共66页第三十四页，共66页。module binary_adder_tree (a, b, c, d, e, clk, out);parameter width = 16;input width-1:0 a, b, c, d, e;input clk;output width-1:0

9、 out;wire width-1:0 sum1, sum2, sum3, sum4;reg width-1:0 sumreg1, sumreg2, sumreg3, sumreg4;/ Registersalways (posedge CLK)beginsumreg1 = sum1;sumreg2 = sum2;sumreg3 = sum3;sumreg4 = sum4;end/ 2-bit additionsassign sum1 = a + b;assign sum2 = c + d;assign sum3 = sumreg1 + sumreg2;assign sum4 = sumreg

10、3 + e;assign out = sumreg4;endmodulemodule binary_adder_tree2 (a, b, c, d, e, clk, out);parameter width = 16;input width-1:0 a, b, c, d, e;input clk;output width-1:0 out;assign out = (a + b) + (c + d) + e;endmodule第34页/共66页第三十五页，共66页。第35页/共66页第三十六页，共66页。case (state)0: beginif (ena) next_state = stat

11、e + 2;else next_state = state + 1;end1: begin.endcase第36页/共66页第三十七页，共66页。第37页/共66页第三十八页，共66页。参考(cnko)：Qusrtus II Handbook Version 9.0 Section II:Design Guideline Section III:Synthesis第38页/共66页第三十九页，共66页。第39页/共66页第四十页，共66页。不需要指定选择顺序时，用case代替(dit)if-else，信号传输延时小。if(cond1) z=a;else if(cond2) z=b;else i

12、f(cond3) z=c;else z=d;第40页/共66页第四十一页，共66页。DSP（2407）写外部(wib)存储器时序图第41页/共66页第四十二页，共66页。第42页/共66页第四十三页，共66页。用2级寄存器做同步处理L第43页/共66页第四十四页，共66页。第44页/共66页第四十五页，共66页。ADCCLKOUTIns_AIns_BdataAdataBFPGASWITCHsynsyn第45页/共66页第四十六页，共66页。延时导致(dozh)测量误差ADCCLKOUTIns_AIns_BSWITCH同步异步信号异步信号(xnho)的扇的扇出系数为出系数为1！第46页/共66页

13、第四十七页，共66页。FIFO2CTRL.v逻辑中的6个状态状态机不在任何一个状态第47页/共66页第四十八页，共66页。Default状态为：WAIT_READ_CMD第48页/共66页第四十九页，共66页。修改Fitter选项第49页/共66页第五十页，共66页。o_datad1d0d2i_clk66Mo_sclk高速卡数据发送时序图两次同步判断上升沿第50页/共66页第五十一页，共66页。同步(tngb)导致延时第51页/共66页第五十二页，共66页。背板1主控卡1低速卡1高速卡3第52页/共66页第五十三页，共66页。第53页/共66页第五十四页，共66页。(!IQ)&(!CS)1CS

14、IQ!CS!IQ产生“1”冒险第54页/共66页第五十五页，共66页。第55页/共66页第五十六页，共66页。tsuthDQclocktcotpd：clock-to-output：hold：setup：propagation delay第56页/共66页第五十七页，共66页。Tclk (tclk1 - tclk2) + tco+ tcd+ tnd + tsutskew= tclk1 - tclk2DQDQtsutcotclk1tclk2tcdtnd第57页/共66页第五十八页，共66页。tinput_delaytcdtndtsu0th0tpd_CLKtsuthtxLaunch clockLat

15、ch clockth0 tinput_delay + tcd + tnd tpd_clk tsu0 Tclk - ( tinput_delay + tcd + tnd tpd_clk)= tCLKs + tco + tBD -tCLKdtinput_delay第58页/共66页第五十九页，共66页。Tmin_iTmax_itsuthth = tmin_i th0tsu =Tclk-tmax_i tsu0时序分析工具（TimeQuest）用最小输入延时计算(j sun)保持时间，用最大输入延时计算(j sun)建立时间。Tclk -tsu0 tinput_delay th0第59页/共66页第六十页，共66页。 ADC FPGAclkoutdatatsu2.5nsth2.0nsfclk=125MHztmin _itmax_i= 2.0ns= 8.0ns-2.5ns = 5.5ns第60页/共66页第六十一页，共66页。tCLKs + tc