第5章N同步时序电路和数字系统设计

1、5-1 状态表与同步时序电 路的基本设计方法数字系统的基本结构控制单元（同步时序电路）数据处理单元：主要完成数据的采集、存储、运算和传输，与外界 进行数据交换。主要由存储器、运算器、数据选择 其等功能电路组成。5-1-1 原始状态表的建立5-1-2 用触发器实现同步时序电路5-1-3 用MSI时序模块同步时序电路 针对比较简单的同步电路，设计方法是：文字功能描述状态表或状态图逻辑方程逻辑图原始状态图（状态表）原始状态图（状态表）原始状态图（状态表）：根据设计命题的 要求初步画出的状态图（状态表）可能包 含多余状态，其建立无明显规律可循，是 时序电路设计中重要的一步。步骤：1、分析题意，确定输入

2、、输出变量。1、选择状态，以记忆电路输入的历史过程。2、对每一个状态，考察在每一种输入组合下应转入的下一个状态，从而导出状态图和状态表。例1：111序列检测器S1：收到0S2：收到一个1S3：收到两个1当连续收到三个或三个以上1时输出1。例2：010和1001序列检测器S0：0S1：01S2：010,10S3：100S4：1001S5：011例3：余三码误码检测器（1）余3码：0011-1100 S0：表示复位例3：余三码误码检测器（2）例5：串行加法器S0：进位为0S1：进位为14-2-3 莫尔型电路的分析串行加法器和为0 、无进位：00/0和为0 、有进位：01/0和为1、 无进位：10/

3、1和为1、 有进位：11/1加1/加2计数器的状态图（表） 试设计一个加1/加2同步计数器。当控制信号x为0时， 计数器作十进制加1计数；当控制信号x为1时，做加2计数， 但x不会在计数器状态为奇数时由0变1。 指导思想：用尽可能少的触发器和门电路实现待设计电路。步骤：一、状态化简二、状态分配三、导出激励方程和输出方程四、设计举例五、时钟偏移目的：用减少状态个数，达到简化电路的目的。 对于完全规定的状态表，状态化简建立在状态等价的基础上。状态等价：以Si为起始状态，在任一可能的输入序列作用下的输 出序列均与以Sj为起始状态，在同一输入序列作用下 的输出序列相同，称Si与Sj等价（ SiSj）等

4、价的状态 用一个状态代替。状态等价条件：在所有可能的输入下： 1、它们的输出相同； 2、它们的次态满足下列条件之一： 次态相同； 次态交错； 次态互为隐含条件。用观察法用观察法S1,S3,S4S2,S5S6,S7例1：状态表化简1.作状态对图；2.状态一一比较，结果填入状态图；3.检查隐含条件；4.求出全部状态等价类，状态合并，画出简化状态表。状态对图结构缺头缺头少尾少尾用状态对图化简状态表用状态对图化简状态表用状态对图化简状态表用状态对图化简状态表S1=S1，S6S2=S2，S3，S8 可以对任意项赋予一个适当的值，以便进行状态合并。状态表状态表 未完全规定状态表的化简S2=S2，S3S4=

5、S4，S7S5=S5，S6目的：状态用触发器状态表示，因此，要对状态分配二进制代码。方法：状态分配影响电路的复杂程度，符合以下条件的状态，应尽可能分配相邻的代码。 1、在同一输入下，有相同次态的现态；(S1,S2、S2,S3) 2、同一现态在相邻输入下的次态； (S1,S3、S1,S4、 S2,S3) 3、在所有输入下，有相同输出的现态。(S2,S3)S1=00 S2=01S3=11 S4=10 xQxQQzQQxQQDxQxQQQDDnnnnnnnnnnn221212122121111触发器实现：1Q 2n12121K xJxKxQJKJn触发器实现：nnnnnnnnnnnnQQQQxxzx

6、QQQxQDxQQQxQDD2121212221112211212111触发器实现：nnnnnnnnnnnnQQQQxxzxQQQxQDxQQQxQDD2121212221112211212111触发器实现：1 1 1112142123123141234KJQKQQJQQKQQJQKQQQJ1 1 1112142123123141234KJQKQQJQQKQQJQKQQQJ 用D触发器设计一个模6同步计数器模6计数器的状态图 模6计数器的编码状态表 122010nnnnnQQ QQ Q1121010nnnnnnQQ Q QQ Q100nnQQ20nnzQ Q模模6 6计数器的逻辑图计数器的逻辑图 1222010nnnnnDQQ QQ Q11121010nnnnnnDQQ Q QQ Q1000nnDQQ20nnzQ Q电路自启动性验证电路自启动性验证 121nnQQ110nnQQ102nnQQ32n