《微电子学概论》--Chap05

1、第第 五五 章章集成电路设计集成电路设计集成电路设计与制造的主要流程框架集成电路设计与制造的主要流程框架设计设计芯片检测芯片检测单晶、外单晶、外延材料延材料掩膜版掩膜版芯片制造芯片制造过程过程封装封装测试测试系统需求系统需求集成电路的设计过程：集成电路的设计过程： 设计创意设计创意 + + 仿真验证仿真验证集成电路芯片设计过程框架集成电路芯片设计过程框架From 吉利久教授吉利久教授是是功能要求功能要求行为设计（行为设计（VHDL）行为仿真行为仿真综合、优化综合、优化网表网表时序仿真时序仿真布局布线布局布线版图版图后仿真后仿真否否是是否否否否是是Sing off设计业设计业引引 言言 半导体器

2、件物理半导体器件物理基础基础：包括：包括PN结的物理机制、双极管、结的物理机制、双极管、MOS管的工作原理等管的工作原理等 器件器件 小规模电路小规模电路 大规模电路大规模电路 超大规模电路超大规模电路 甚大规模电路甚大规模电路 电路的制备电路的制备工艺工艺：光刻、刻蚀、氧化、离子注入、扩散、：光刻、刻蚀、氧化、离子注入、扩散、化学气相淀积、金属蒸发或溅射、封装等工序化学气相淀积、金属蒸发或溅射、封装等工序 集成电路设计：另一重要环节，最能反映人的能动性集成电路设计：另一重要环节，最能反映人的能动性 结合具体的电路，具体的系统，设计出各种各样的电路结合具体的电路，具体的系统，设计出各种各样的电

3、路掌握正确的设计方法掌握正确的设计方法，可以以不变应万变，可以以不变应万变，随着电路规模的增大，随着电路规模的增大，计算机辅助设计手段计算机辅助设计手段在集成电路设计中起着越来越重要的作用在集成电路设计中起着越来越重要的作用 什么是集成电路？什么是集成电路？( (相对分立器件组成的电路而言相对分立器件组成的电路而言) ) 把组成电路的元件、器件以及相互间的连线放在把组成电路的元件、器件以及相互间的连线放在单个芯片上，整个电路就在这个芯片上，把这个单个芯片上，整个电路就在这个芯片上，把这个芯片放到管壳中进行封装，电路与外部的连接靠芯片放到管壳中进行封装，电路与外部的连接靠引脚完成。引脚完成。什么

4、是集成电路设计？什么是集成电路设计？ 根据电路功能和性能的要根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局积，降低设计成本，缩短设计周期，以保证全局优化，优化，设计出满足要求的集成电路设计出满足要求的集成电路。 设计的基本过程设计的基本过程 （举例）（举例） 功能设计功能设计 逻辑和电路设计逻辑和电路设计 版图设计版图设计集成电路设计的最终输出是掩膜版图，通过制版集成电路设计的最终输出是掩膜版图，通过制版和

5、工艺流片可以得到所需的集成电路。和工艺流片可以得到所需的集成电路。 设计与制备之间的接口：版图设计与制备之间的接口：版图主要内容主要内容 IC设计特点及设计信息描述设计特点及设计信息描述 典型设计流程典型设计流程 典型的布图设计方法及可测性设计技术典型的布图设计方法及可测性设计技术5.1 设计特点和设计信息描述设计特点和设计信息描述一、一、 设计特点设计特点(与分立电路相比与分立电路相比)1. 对设计正确性提出更为严格的要求对设计正确性提出更为严格的要求 设计的正确性是设计的正确性是IC设计中最基本的要求。设计中最基本的要求。IC设计一旦完成并设计一旦完成并送交制造厂生产后，再发现有错误，就需

6、要重新制版、重新送交制造厂生产后，再发现有错误，就需要重新制版、重新流片，这会造成巨大的损失。因此，要保证流片，这会造成巨大的损失。因此，要保证100的设计正确的设计正确性性。2. 测试问题测试问题 集成电路外引出端的数目不可能与芯片内器件的数目同步集成电路外引出端的数目不可能与芯片内器件的数目同步增加，这就增加了从外引出端检测内部电路功能的困难，增加，这就增加了从外引出端检测内部电路功能的困难，兼之内部功能的复杂性，在进行集成电路设计时，必须采兼之内部功能的复杂性，在进行集成电路设计时，必须采用便于检测的电路结构，并需要对电路的自检功能进行考用便于检测的电路结构，并需要对电路的自检功能进行考

7、虑。虑。 3. 版图设计：布局布线版图设计：布局布线 布局、布线等版图设计过程是集成电路设计布局、布线等版图设计过程是集成电路设计中所特有的。只有最终生成设计版图，通过中所特有的。只有最终生成设计版图，通过制作掩膜版、工艺流片，才能真正实现集成制作掩膜版、工艺流片，才能真正实现集成电路的各种功能。而布局、布线也是决定电电路的各种功能。而布局、布线也是决定电路性能与芯片面积的主要因素之一，对高速路性能与芯片面积的主要因素之一，对高速电路和低功耗电路尤为如此。电路和低功耗电路尤为如此。 4. 分层分级设计分层分级设计(Hierarchical design)和和模块化设计模块化设计 高度复杂电路系

8、统的要求高度复杂电路系统的要求 什么是分层分级设计？什么是分层分级设计？ 集成电路在一个芯片上集成了数以万计的器件，这些器件既要求集成电路在一个芯片上集成了数以万计的器件，这些器件既要求相互隔离又要求按一定功能相互连接，而且，还需要考虑设计提相互隔离又要求按一定功能相互连接，而且，还需要考虑设计提出、设计验证及设计实现过程中所包含的各方面因素。因此，无出、设计验证及设计实现过程中所包含的各方面因素。因此，无论是功能设计、逻辑与电路设计还是版图设计，都不可能把几十论是功能设计、逻辑与电路设计还是版图设计，都不可能把几十万个以上的器件作为一个层次来处理，必须采用分层分级设计和万个以上的器件作为一个

9、层次来处理，必须采用分层分级设计和模块化设计模块化设计将一个复杂的集成电路系统的设计问题分解为复杂性较将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。的单元逐级组织起复杂的系统。一般来说，一般来说，级别越高，抽象程度越高；级别越低，细节级别越高，抽象程度越高；级别越低，细节越具体。越

10、具体。从层次和域表示分层分级设计思想从层次和域表示分层分级设计思想 域：域：行为域：集成电路的功能行为域：集成电路的功能 结构域：集成电路的逻辑和电路组结构域：集成电路的逻辑和电路组成成 物理域：物理域：集成电路掩膜版的几何特集成电路掩膜版的几何特性和物理特性的具体实现性和物理特性的具体实现 层次：层次：系统级、算法级、寄存器传输级系统级、算法级、寄存器传输级(也称也称RTL级级)、 逻辑级与电路级逻辑级与电路级从层次和域方面表示的电路的分层分级设计从层次和域方面表示的电路的分层分级设计系统级系统级行为、性行为、性能描述能描述CPU、存储、存储器、控制器器、控制器等等芯片、电路芯片、电路板、子

11、系统板、子系统算法级算法级I/O算法算法硬件模块、硬件模块、数据结构数据结构部件间的物部件间的物理连接理连接RTL级级状态表状态表ALU、寄存、寄存器、器、 MUX微存储器微存储器芯片、宏单芯片、宏单元元逻辑级逻辑级布尔方程布尔方程 门、触发器门、触发器 单元布图单元布图电路级电路级微分方程微分方程 晶体管、电晶体管、电阻、电容阻、电容管子布图管子布图设计层次设计层次行为设计行为设计结构设计结构设计物理设计物理设计5. 设计过程计算机化设计过程计算机化 计算机在集成电路设计中的作用是不可取代的。如果说集成电路在最初计算机在集成电路设计中的作用是不可取代的。如果说集成电路在最初发展阶段可以用手工

12、进行设计的话。那麽，随着电路规模和电路复杂度发展阶段可以用手工进行设计的话。那麽，随着电路规模和电路复杂度的增大，如今集成电路设计离开计算机辅助设计是无法实现的。的增大，如今集成电路设计离开计算机辅助设计是无法实现的。 目前，实际上计算机辅助设计软件及工具几乎渗透了目前，实际上计算机辅助设计软件及工具几乎渗透了VLSI设计的各个步骤中，这些软件除了工艺和器件模拟软件外，设计的各个步骤中，这些软件除了工艺和器件模拟软件外，通常我们称之为通常我们称之为EDA软件：软件：工艺模拟工艺模拟(TSUPREM-IV)、器件模拟、器件模拟(Medici)、电路模拟电路模拟(HSPICE/PSPICE/SMA

13、RTSPICE)、逻辑验证逻辑验证(Verilog/VHDL、formal Check)、版图验证及参数提取版图验证及参数提取(Dracula/Diva、Calibre、Herculesa、StarRCXT)、布局布局/布线工具布线工具(Silicon Ensemble、Apollo、Astro)、综合工具综合工具(Design Compiler、Ambit、Synplicicy、LEONARDO)、计算机辅助设计计算机辅助设计(Cadence IC、Synopsys、MentorGraphic)、版图编辑生成版图编辑生成(Virtuso、Ledit)、.。 EDA软件除了软件除了IC设计软件

14、外，还包括系统设计和设计软件外，还包括系统设计和PCB设计设计的软件。的软件。二、设计信息描述二、设计信息描述 分类分类内容内容语言描述语言描述(如如VHDL语语言、言、Verilog语言等语言等)功能描述与逻辑描述功能描述与逻辑描述功能设计功能设计功能图功能图逻辑设计逻辑设计逻辑图逻辑图电路设计电路设计电路图电路图图图形形描描述述版图设计版图设计符号式版图符号式版图, 版图版图举例：x=ab+ab；CMOS与非门；CMOS反相器版图 集成电路设计信息的描述主要有图形描述和语言描述等方集成电路设计信息的描述主要有图形描述和语言描述等方式。见下表式。见下表什么是版图？一组相互套合的图形，各层版图

15、相什么是版图？一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案应于不同的工艺步骤，每一层版图用不同的图案来表示。来表示。 版图与所采用的制备工艺紧密相关版图与所采用的制备工艺紧密相关层次化、结构化设计层次化、结构化设计假设要设计一个假设要设计一个4位加法器，不同的设计域和不同位加法器，不同的设计域和不同的设计层次有不同的设计描述的设计层次有不同的设计描述 1。 行为描述：行为描述： 行为描述可以用布尔方程，输入输出值表，也可行为描述可以用布尔方程，输入输出值表，也可用标准的高级计算机语言或特殊的硬件描述语言用标准的高级计算机语言或特殊的硬件描述语言（HDL）写成算法，后

16、者包括）写成算法，后者包括VHDL、Verilog。 在行为域中有许多抽象的级别，包括算法、在行为域中有许多抽象的级别，包括算法、RTL和布尔方程式等。随着这些级别的降低，越来越和布尔方程式等。随着这些级别的降低，越来越多的有关具体实现的信息变得明显起来。多的有关具体实现的信息变得明显起来。 算法级：算法级：s=a+b;RTL级：级：Si=(aibi)ciCi+1=aibi + ci(ai+bi) i=0, 1, 2, 3使用使用verilog语言：语言：module add4(a, b, c, s, co);input 3:0 a, b;input c;output 3:0 s; reg 3

17、:0 s;output co;reg 1:0 i; reg 4:0 carry; always(a or b or carry) begin carry0=c; for(i=0;i=3;i=i+1) begin si=aibicarryi; carryi+1=ai&bi | (carryi & (ai | bi); end end assign co=carry4;endmodule 2。结构描述：。结构描述： 一个结构描述说明的是元件是如何连接起来完成一个结构描述说明的是元件是如何连接起来完成某一功能（或指定的行为）。通常这种描述就是某一功能（或指定的行为）。通常这种描述就是

18、模块的列表和它们的连接关系。模块的列表和它们的连接关系。 在结构域，抽象层次包括模块级、门级、开关级在结构域，抽象层次包括模块级、门级、开关级和电路级，从高到低逐级展示更多的实现细节。和电路级，从高到低逐级展示更多的实现细节。 4位加法器的结构描述：位加法器的结构描述：adderadderadderadderS(0)carry(1)S(1)S(2)S(3)carry(2)carry(3)coc a(0) b(0) a(1) b(1) a(3) b(3) a(2) b(2)四位加法器结构图四位加法器结构图(4个一位加法器构成个一位加法器构成)一位加法器结构图一位加法器结构图与非门的晶体管级结构图

19、结构描述的层次关系：结构描述的层次关系：Adder4adderadderadderadderandgorgxorgandgorgxorgandgorgxorgandgorgxorgPMOSNMOSPMOSNMOS四位加法器的描述层次四位加法器的描述层次 adder4b3:0a3:0s3:0cococ+bascxororandNMOSPMOS物理描述：物理描述：一个电路的物理描述是用来说明怎样构造详细的元一个电路的物理描述是用来说明怎样构造详细的元件来产生所要求的结构，完成所要求的功能的。件来产生所要求的结构，完成所要求的功能的。在在IC工艺中，物理描述的最低层次是光刻的掩膜工艺中，物理描述的最

20、低层次是光刻的掩膜信息，也就是各种不同层的版图，它是制造过程信息，也就是各种不同层的版图，它是制造过程中各种工艺步骤所需要的。中各种工艺步骤所需要的。 4位加法器的物理描述位加法器的物理描述AOutVDDGNDBInOutVDDGND2输入与非门版图反相器版图4位加法器的物理描述位加法器的物理描述一位全加器标准单元版图4位加法器的物理描述位加法器的物理描述s3a3b3a3s2a2b2a2s1a1b1a1s0a0b0a0C4cadder4(100, 400)(100, 300)(100, 200)(100, 100)(100, 50)(50, 0)(0, 75)(0, 25)(0, 0)(50,

21、 100)(100,100)(0, 0)ccosbaadderadder4位加法器的物理描述的抽象模块图5.2 设计流程设计流程 理想的设计流程理想的设计流程(自顶向下：自顶向下：TOP-DOWN）主要包括三个阶段：主要包括三个阶段：系统功能设计，逻辑和电路设计，版图设计系统功能设计，逻辑和电路设计，版图设计逻辑和电路描述逻辑和电路描述系统性能编译器系统性能编译器系统性能指标系统性能指标性能和功能描述性能和功能描述逻辑和电路编译器逻辑和电路编译器几何版图描述几何版图描述版图编译器版图编译器制版及流片制版及流片统统一一数数据据库库理想的集成电路设计流程理想的集成电路设计流程如图是一种理想情况的设

22、计流如图是一种理想情况的设计流程图，由于缺少有效的程图，由于缺少有效的EDA（Electronic Design Automatic)工工具，这种技术至今难以真正付具，这种技术至今难以真正付诸实现。目前的硅编译器（诸实现。目前的硅编译器（silicon compiler）是设计自动是设计自动化程度较高的一种设计技术。化程度较高的一种设计技术。 (可可从算法级、从算法级、RTL级向下，直级向下，直接得到掩膜版图），但真正实接得到掩膜版图），但真正实用的硅编译器还很少。用的硅编译器还很少。总体要求总体要求系统功能设计系统功能设计寄存器传输级寄存器传输级描述描述寄存器传输级寄存器传输级模拟与验证模拟

23、与验证子系统子系统/功能块功能块综综 合合门级逻辑门级逻辑网表网表逻辑模拟逻辑模拟与验证与验证电路模拟电路模拟与验证与验证版图生成版图生成逻辑图逻辑图电路图电路图最终版图数据最终版图数据与测试向量与测试向量制版制版与工艺流片与工艺流片计算机辅助计算机辅助测试测试(ICCAT)生产定型生产定型工艺模拟工艺模拟版图几何设计规则和版图几何设计规则和电学规则检查电学规则检查网表一致性检网表一致性检查和后仿真查和后仿真实际的分层分级设计流程实际的分层分级设计流程典型的实际设计流程典型的实际设计流程 需要较多的人工干预需要较多的人工干预 某些设计阶段无某些设计阶段无自动设计自动设计软件，通过软件，通过模拟

24、模拟分析软分析软件来完成设计件来完成设计 各级设计需要验证各级设计需要验证 1、系统功能设计（最高层级设计）系统功能设计（最高层级设计） 目标：实现系统功能，满足基本性能要求目标：实现系统功能，满足基本性能要求过程：过程：功能块划分，功能块划分，RTL级描述，行为仿真级描述，行为仿真 功能块划分功能块划分(人为，极富经验性人为，极富经验性) RTL（寄存器传输级）寄存器传输级）描述（描述（RTL级级VHDL、Verilog、 C/C+、Matlab、Verilog-AMS、SystemC等等) RTL级行为仿真：总体功能和时序是否正确（级行为仿真：总体功能和时序是否正确（各各种语言仿真器、种语

25、言仿真器、SPW、CoCentric等等） 功能块划分原则：功能块划分原则： 既要使功能块之间的连线尽可能地少，接口清既要使功能块之间的连线尽可能地少，接口清晰，又要求功能块规模合理，便于各个功能块晰，又要求功能块规模合理，便于各个功能块各自独立设计。同时在功能块最大规模的选择各自独立设计。同时在功能块最大规模的选择时要考虑设计软件可处理的设计级别时要考虑设计软件可处理的设计级别 算法级：包含算法级综合：将算法级描述转换到算法级：包含算法级综合：将算法级描述转换到 RTL级描述级描述 综综 合：合： 通过附加一定的约束条件从高一级设通过附加一定的约束条件从高一级设 计层次直接转换到低一级设计层

26、次的过程计层次直接转换到低一级设计层次的过程逻辑级：较小规模电路逻辑级：较小规模电路实际设计流程实际设计流程系统功能设计系统功能设计 输出：语言或功能图输出：语言或功能图 软件支持：多目标多约束条件优化问题软件支持：多目标多约束条件优化问题 无自动设计软件无自动设计软件 仿真软件：仿真软件：VHDL/Verilog仿真器仿真器，SystemC仿真器，仿真器，C/C+，Matlab2、逻辑和电路设计、逻辑和电路设计 概念：确定满足一定逻辑或电路功能的由逻辑或电路单元组成的概念：确定满足一定逻辑或电路功能的由逻辑或电路单元组成的逻辑或电路结构；逻辑或电路结构； 输出：输出：RTL描述、逻辑电路图、

27、网表等；描述、逻辑电路图、网表等； 一般分数字电路和模拟电路设计；一般分数字电路和模拟电路设计； 不同的电路、不同的工艺条件所采用的设计流程会各不相同；不同的电路、不同的工艺条件所采用的设计流程会各不相同；过程：过程：A.数字电路：数字电路：RTL级描述级描述 逻辑综合逻辑综合(Synopsys,Ambit) 逻辑网表逻辑网表 逻辑模拟与验证，时序分析和优化逻辑模拟与验证，时序分析和优化 难以综合的：人工设计后进行原理图输入，再进行难以综合的：人工设计后进行原理图输入，再进行逻辑模拟逻辑模拟数字电路数字电路设计流程设计流程:Verilog-XLNC-VerilogModelsimActiveH

28、DLVCSVSSDesign Compiler、Ambit、Leonardo、Synplicity、Physical CompilerSTA(Static Timing Analyze)电路实现电路实现(包括满足电路性能要求的电路结构和元件包括满足电路性能要求的电路结构和元件参数参数)：调用单元库完成；调用单元库完成；没有单元库支持：对各单元进行电路设计，通过电没有单元库支持：对各单元进行电路设计，通过电路模拟与分析，预测电路的直流、交流、瞬态等特路模拟与分析，预测电路的直流、交流、瞬态等特性，之后再根据模拟结果反复修改器件参数，直到性，之后再根据模拟结果反复修改器件参数，直到获得满意的结果。

29、由此可形成用户自己的单元库；获得满意的结果。由此可形成用户自己的单元库；单元库：一组单元电路的集合；单元库：一组单元电路的集合； 经过经过优化设计优化设计、并、并通过设计规则检查和反复工艺验通过设计规则检查和反复工艺验证证，能正确反映所需的逻辑和电路功能以及性能，能正确反映所需的逻辑和电路功能以及性能，适合于工艺制备，可达到最大的成品率。适合于工艺制备，可达到最大的成品率。单元库由厂家单元库由厂家(Foundary)提供，也可由用户自行建立。提供，也可由用户自行建立。 B. 模拟电路：尚无良好的综合软件模拟电路：尚无良好的综合软件 RTL级仿真通过后，根据设计经验进行电路设级仿真通过后，根据设

30、计经验进行电路设计计 原理图输入原理图输入 电路模拟与验证电路模拟与验证 模拟单元库模拟单元库原理图输入工具：原理图输入工具：Composer(Cadence)、 ViewDraw(ViewLogic)、Sedit(Tanner)、 电路模拟工具：电路模拟工具：Hspice(Avanti/Synopsys)、 Spectre/Pspice(Cadence)、SmartSpice(Silvaco)、StarSim/Nanosim(Synopsys) 逻辑和电路设计的输出：网表（元件及其连接关系）或逻辑逻辑和电路设计的输出：网表（元件及其连接关系）或逻辑图、电路图。图、电路图。 软件支持：原理图软

31、件、逻辑综合、逻辑模拟、电路模拟、软件支持：原理图软件、逻辑综合、逻辑模拟、电路模拟、时序分析等软件时序分析等软件 (EDA软件系统中已集成软件系统中已集成)。全球著名的全球著名的EDA软件软件Vender： Cadence Synopsys(Avanti) Mentor Graphic(Innoveda) Magma、Synplify、Aldec、Silvaco、Tanner、Novas等等国内国内EDA软件：软件：Panda(华大华大)、北理工的、北理工的VHDL仿真器；仿真器；FPGA厂商提供的厂商提供的EDA软件：软件： Xilinx公司：公司：ISE系列系列 Altera公司：公司：

32、Quartus II系列系列 3. 版图设计版图设计概念：根据逻辑与电路功能和性能要求以及工艺概念：根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图，水平要求来设计光刻用的掩膜版图，IC设计的最终输出。设计的最终输出。什么是版图？一组相互套合的图形，各层版图相什么是版图？一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案应于不同的工艺步骤，每一层版图用不同的图案来表示，对应于光刻的掩膜版。来表示，对应于光刻的掩膜版。 版图与所采用的制备工艺紧密相关版图与所采用的制备工艺紧密相关 版图设计过程：由底向上过程版图设计过程：由底向上过程 主要是布局布线过程主要

33、是布局布线过程 布局布局：将模块安置在芯片的适当位置，满足一：将模块安置在芯片的适当位置，满足一定目标函数。对级别最低的功能块，是指根据定目标函数。对级别最低的功能块，是指根据连接关系，确定各单元的位置，级别高一些的，连接关系，确定各单元的位置，级别高一些的，是分配较低级别功能块的位置，使芯片面积尽是分配较低级别功能块的位置，使芯片面积尽量小。量小。 布线布线：根据电路的连接关系（连接表）在指定：根据电路的连接关系（连接表）在指定区域（面积、形状、层次）百分之百完成连线。区域（面积、形状、层次）百分之百完成连线。布线均匀，优化连线长度、保证布通率。布线均匀，优化连线长度、保证布通率。 版图设计

34、过程版图设计过程:大多数基于单元库实现大多数基于单元库实现（1）软件自动转换到版图，可人工调整（规则芯片）软件自动转换到版图，可人工调整（规则芯片）（2）布图规划（）布图规划（floor planning)工具工具 布局布线工具（布局布线工具（place&route） 布图规划：在一定约束条件下对设计进行物理划布图规划：在一定约束条件下对设计进行物理划分，并初步确定芯片面积和形状、单元区位置、分，并初步确定芯片面积和形状、单元区位置、功能块的面积形状和相对位置、功能块的面积形状和相对位置、I/O位置，产生布位置，产生布线网格，还可以规划电源、地线以及数据通道分线网格，还可以规划电源、地

35、线以及数据通道分布布（3）全人工版图设计：人工布图规划，提取单元，）全人工版图设计：人工布图规划，提取单元， 人工布局布线（由底向上：人工布局布线（由底向上： 小功能块到大功能块）小功能块到大功能块）标准单元版图示例标准单元版图示例Brodersen92标准单元库版图示例标准单元库版图示例AOutVDDGNDBInOutVDDGNDnand2版图inv版图单元库中基本单元单元库中基本单元较小的功能块较小的功能块总体版图总体版图版图检查与验证版图检查与验证布局布线布局布线布局布线布局布线较大的功能块较大的功能块布局布线布局布线布图规划布图规划人工版图设计典型过程人工版图设计典型过程 Full-C

36、ustom, 全人工版图设计全人工版图设计:人工布图规划，设计单元，人工布图规划，设计单元， 人工布局布线（由底向上：人工布局布线（由底向上： 从小功能块到大功能从小功能块到大功能块）块）单元库中基本单元单元库中基本单元较小的功能块较小的功能块总体版图总体版图版图检查与验证版图检查与验证布局布线布局布线布局布线布局布线较大的功能块较大的功能块布局布线布局布线布图规划布图规划人工版图设计典型过程人工版图设计典型过程Full-Custom版图示例版图示例(1)Full-Custom版图示例版图示例(2) 版图验证与检查版图验证与检查uDRC(Design Rule Check)：几何设计规则检查；

37、：几何设计规则检查；对对IC的版图做几何空间检查，保证能在特定的工艺条件下实现所的版图做几何空间检查，保证能在特定的工艺条件下实现所设计的电路，并保证一定的成品率；设计的电路，并保证一定的成品率；u ERC(Electrical Rule Check)：电学规则检查；：电学规则检查；检查电源检查电源(power)/地地(ground)的短路，浮空的器件和浮空的连线的短路，浮空的器件和浮空的连线等指定的电气特性；等指定的电气特性；u LVS(Loyout versus Schematic)：网表一致性检查；：网表一致性检查；将版图提出的网表和原理图的网表进行比较，检查电路连接关系将版图提出的网表

38、和原理图的网表进行比较，检查电路连接关系是否正确，是否正确，MOS晶体管的长晶体管的长/宽尺寸是否匹配，电阻宽尺寸是否匹配，电阻/电容值是电容值是否正确等；否正确等；uLPE(Layout Parameter Extraction)：版图寄生参数提取；：版图寄生参数提取；从版图中提取晶体管的尺寸、结点的寄生电容、连线的寄生电阻从版图中提取晶体管的尺寸、结点的寄生电容、连线的寄生电阻等参数，并产生等参数，并产生SPICE格式的网表，用于后仿真验证；格式的网表，用于后仿真验证；u POSTSIM：后仿真，检查版图寄生参数对设计的影响；：后仿真，检查版图寄生参数对设计的影响；提取实际版图参数、电阻、

39、电容，生成带寄生量的器件级网表，提取实际版图参数、电阻、电容，生成带寄生量的器件级网表，进行开关级逻辑模拟或电路模拟，以验证设计出的电路功能的进行开关级逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等，并产生测试向量。正确性和时序性能等，并产生测试向量。软件支持：成熟的软件支持：成熟的CAD工具用于版图编工具用于版图编辑、人机交互式布局布线、自动布局布辑、人机交互式布局布线、自动布局布线以及版图检查和验证线以及版图检查和验证 版图编辑软件：版图编辑软件：Vertuso、Tanner Ledit、Panda 标准单元自动布局布线软件：标准单元自动布局布线软件： Silicon En

40、samble、Apollo、Astro 版图验证：版图验证：Dracula/Diva、Calibre、Hercules、Tanner LVS 5.3 设计规则设计规则一、一、设计规则设计规则 IC设计与工艺制备之间的接口设计与工艺制备之间的接口 制定目的：使制定目的：使芯片尺寸芯片尺寸在在尽可能小尽可能小的前提下，避免线条宽度的偏差和的前提下，避免线条宽度的偏差和不同层版不同层版套准偏差套准偏差可能带来的问题，尽可能地可能带来的问题，尽可能地提高电路制备的成品率提高电路制备的成品率 什么是设计规则？考虑器件在正常工作的条件下，根据实际工艺水平什么是设计规则？考虑器件在正常工作的条件下，根据实际

41、工艺水平(包括光刻特性、刻蚀能力、对准容差等包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的和成品率要求，给出的一组一组同一工艺层及不同工艺层之间几何尺寸的限制同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。芯片上每个器件以膜图形的断裂、连接和一些不良物理效应的出现。芯片上每个器件以及互连线都占有有限的面积。它们的几何图形由电路设计者来确定。及互连线都占有有限的面积。它们的几何图形由电路设

42、计者来确定。 设计者在确定几何图形时，要受到两个因素的影响：光刻精度和电学参设计者在确定几何图形时，要受到两个因素的影响：光刻精度和电学参数。数。 从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则。尺寸限制规则，这些规则被称为设计规则。 芯片上每个器件以及互连线都占有有限的面积。它们的几何图形由电路芯片上每个器件以及互连线都占有有限的面积。它们的几何图形由电路设计者来确定。设计者来确定。设计规则是设计规则是IC工程师和工艺工程师之间相互制约的手段，工程师和工艺工程师之间相互制约的手段

43、，两者沟通的桥梁，通过设计规则，电路工程师不必了解工艺两者沟通的桥梁，通过设计规则，电路工程师不必了解工艺细节就可以成功的设计出电路；而工艺工程师也不需要了解细节就可以成功的设计出电路；而工艺工程师也不需要了解电路内容就可以成功的制造出电路。电路内容就可以成功的制造出电路。设计规则是电路性能和成品率之间的折中，设计规则保守设计规则是电路性能和成品率之间的折中，设计规则保守则成品率高，但电路面积大、性能差一些；设计规则激进，则成品率高，但电路面积大、性能差一些；设计规则激进，则电路性能好、面积小，但成品率低。则电路性能好、面积小，但成品率低。IC制造中造成工艺偏差的因素主要包括：制造中造成工艺偏

44、差的因素主要包括： 掩膜版的对准偏差；掩膜版的对准偏差； 尘埃颗粒；尘埃颗粒； 工艺参数工艺参数(例如：横向扩散、横向腐蚀等例如：横向扩散、横向腐蚀等)； 表面不平整；表面不平整；设计规则的内容设计规则的内容Design Rule通常包括相同层和不同层之间的下列通常包括相同层和不同层之间的下列规定：规定： 最小线宽最小线宽 Minimum Width 最小间距最小间距 Minimum Spacing 最小延伸最小延伸 Minimum Extension 最小包围最小包围 Minimum Enclosure 最小覆盖最小覆盖 Minimum Overlay 设计规则的两种表示方法设计规则的两种表

45、示方法 以以 为单位：把大多数尺寸（覆盖，出头等等）约定为为单位：把大多数尺寸（覆盖，出头等等）约定为 的倍数的倍数 与工艺线所具有的工艺分辨率有关，线宽偏离理想特与工艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏差，一般等征尺寸的上限以及掩膜版之间的最大套准偏差，一般等于栅长度的一半。于栅长度的一半。 优点：版图设计独立于工艺和实际尺寸优点：版图设计独立于工艺和实际尺寸 举例：举例：见书见书P135 以微米为单位：每个尺寸之间没有必然的比例关系，以微米为单位：每个尺寸之间没有必然的比例关系， 提高每一尺寸的合理度；简化度不高提高每一尺寸的合理度；简化度不高

46、举例：举例：见书见书P137 IC设计流程视具体系统而定设计流程视具体系统而定 随着随着 IC CAD系统的发展，系统的发展，IC设计更侧重系统设设计更侧重系统设计计 正向设计，逆向设计正向设计，逆向设计 SoC: IP（Intelligent Proprietary） 库库(优化设计优化设计)软核：行为级描述软核：行为级描述firm IP: 门级门级 hard IP:版图级，版图级， D/A A/D DRAM，优化的深优化的深亚微米电路等亚微米电路等 IC设计与电路制备相对独立的新模式设计与电路制备相对独立的新模式 Foundry的出现的出现VDSM（Very Deep SubMicrome

47、ter）超深亚微米电路设计对设计流程的影响超深亚微米电路设计对设计流程的影响美国国家半导体协会美国国家半导体协会(SIA)预测预测年份年份199920012003200620092012密集线条：半节距密集线条：半节距( m)0.180.150.130.100.070.05缩小率缩小率-0.830.860.770.700.71孤立线条：孤立线条：MPU栅长栅长( m)0.140.120.100.070.050.035缩小率缩小率-0.860.830.700.710.70DRAM 样品样品1G-4G16G64G256GDRAM 批量产品批量产品256M1G1G4G16G64GVDSM电路设计对设

48、计流程的影响电路设计对设计流程的影响时序问题突出，互连延迟超过门延迟，逻辑设计用时序问题突出，互连延迟超过门延迟，逻辑设计用的互连延迟模型与实际互连延迟特性不一致，通过的互连延迟模型与实际互连延迟特性不一致，通过逻辑设计的时序在布局布线后不符合要求。逻辑设计的时序在布局布线后不符合要求。 在逻辑设计阶段加入物理设计的数据在逻辑设计阶段加入物理设计的数据 综合优化中的关键路径以综合优化中的关键路径以SDF（Standard Delay Format）格式传给布图规划，初步的连线延迟再传）格式传给布图规划，初步的连线延迟再传给综合优化工具（以给综合优化工具（以PDEF格式）格式） 布局后将更精确的

49、互连信息通过布局后将更精确的互连信息通过FLOORPLAN TOOL传给综合优化工具，进行布局迭代传给综合优化工具，进行布局迭代 时延驱动布线，完成后进行延迟计算和时序分析，时延驱动布线，完成后进行延迟计算和时序分析，布线迭代布线迭代VDSM电路设计对设计流程的影响电路设计对设计流程的影响 布图时面向互连，先布互连网，再布模块布图时面向互连，先布互连网，再布模块 集成度提高：集成度提高： 可重用（可重用（REUSE）模块模块 IP（Intellectual Property）（知识产权）模块）（知识产权）模块 针对各针对各 IP模块和其他模块进行布图规划，如何对模块和其他模块进行布图规划，如何

50、对IP模块等已设计好的模块进行处理模块等已设计好的模块进行处理 功耗问题，尤其高层次设计中考虑功耗问题，尤其高层次设计中考虑 布图中寄生参数提取变成三维问题布图中寄生参数提取变成三维问题二、布图设计方法（布图风格划分）二、布图设计方法（布图风格划分）全定制设计方法、半定制设计方法、可编程逻辑全定制设计方法、半定制设计方法、可编程逻辑器件以及基于这些方法的兼容设计方法器件以及基于这些方法的兼容设计方法 设计方法选取的主要依据：设计方法选取的主要依据：设计周期、设计成本、设计周期、设计成本、芯片成本、芯片尺寸、设计灵活性、保密性和可靠性等芯片成本、芯片尺寸、设计灵活性、保密性和可靠性等 最主要的：

51、设计成本在芯片成本中所占比例最主要的：设计成本在芯片成本中所占比例 芯片成本芯片成本CT：ynCVCCPDT小批量的产品：减小设计费用；大批量的产品：提高工艺水平，减小芯片尺寸，增大圆片面积CD为设计开发费用， CP为每片硅片的工艺费用；V为生产数量，y为成品率；n为每个硅片上的芯片数目。三、全定制设计三、全定制设计 版图设计时采用人工设计，对每个器件进行优化，芯片性版图设计时采用人工设计，对每个器件进行优化，芯片性能获得最佳，芯片尺寸最小能获得最佳，芯片尺寸最小 设计周期长，设计成本高，适用于性能要求极高或批量很设计周期长，设计成本高，适用于性能要求极高或批量很大的产品，如大的产品，如CPU

52、、RAM等等 模拟电路由于设计软件的限制，通常也采用全定制设计；模拟电路由于设计软件的限制，通常也采用全定制设计； 早期电路全部采用全定制方法；早期电路全部采用全定制方法； 符号式版图设计：用一组符号式版图设计：用一组事先定义好的符号事先定义好的符号来表示版图中来表示版图中不同层版不同层版之间的信息，通过自动转换程序转换之间的信息，通过自动转换程序转换 举例：棍图：棍形符号、不同颜色举例：棍图：棍形符号、不同颜色不必考虑设计规则的要求；设计灵活性大不必考虑设计规则的要求；设计灵活性大符号间距不固定，进行版图压缩，减小芯片面积符号间距不固定，进行版图压缩，减小芯片面积VDDVss微米设计规则举例

53、微米设计规则举例范例：1P3M 双阱CMOS工艺设计规则棍图转换成版图棍图转换成版图5.4 专用集成电路的设计方法专用集成电路的设计方法 专用集成电路（专用集成电路（ASIC：Application-Specific Integrated Circuit）（）（相对通用电路而言）相对通用电路而言）针对某一应用或某一客户的特殊要求设计的集成电路针对某一应用或某一客户的特殊要求设计的集成电路 批量小、单片功能强：降低设计开发费用批量小、单片功能强：降低设计开发费用主要的主要的ASIC设计方法：设计方法：门阵列设计方法：半定制门阵列设计方法：半定制标准单元设计方法：定制标准单元设计方法：定制 掩膜版

54、方法掩膜版方法积木块设计方法：定制积木块设计方法：定制可编程逻辑器件设计方法可编程逻辑器件设计方法一、门阵列设计方法（一、门阵列设计方法（GA方法）方法） 概念：概念：形状和尺寸完全相同形状和尺寸完全相同的单元排列成阵的单元排列成阵列，每个单元内部含有若干器件，单元之间留列，每个单元内部含有若干器件，单元之间留有布线通道，有布线通道，通道宽度和位置固定通道宽度和位置固定，并，并预先完预先完成接触孔和连线以外的芯片加工步骤成接触孔和连线以外的芯片加工步骤，形成母，形成母片片 根据不同的应用，设计出不同的接触孔版和金根据不同的应用，设计出不同的接触孔版和金属连线版，单元内部连线及单元间连线实现所属

55、连线版，单元内部连线及单元间连线实现所需电路功能需电路功能 采用母片半定制技术采用母片半定制技术1. 门阵列结构门阵列结构单元区结构：单元区结构：(见下页图见下页图) 输入输入/输出单元：芯片四周输出单元：芯片四周 举例：举例： (见下页图见下页图)输入、输出、电源输入、输出、电源 输入保护输入保护(防止栅击穿防止栅击穿)：嵌位二极管、保护电阻：嵌位二极管、保护电阻 输出驱动：宽长比大的器件（梳状或马蹄状）输出驱动：宽长比大的器件（梳状或马蹄状）VDDGNDpolysiliconmetalpossiblecontactIn1In2In3In4Out未使用的单元已经使用的单元(4-输入 NOR)

56、门阵列单元逻辑单元行布线通道门阵列母片I/O及压焊块门阵列基本单元门阵列基本单元(4管单元管单元)2. 门阵列设计流程门阵列设计流程寄存器传输级行为描述逻辑网表逻辑模拟制版/流片/测试/封装设计中心设计中心Foundry向Foundry提供网表布局布线掩膜版图版图检查/网表和参数提取/网表一致性检查后仿真产生测试向量行为仿真逻辑图综合生成延迟文件单元库3. 门阵列方法的设计特点门阵列方法的设计特点门阵列方法的设计特点：设计周期短，门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对等性能、要求设计时间短、数量相对较少

57、的电路较少的电路不足：设计灵活性较低；门利用率低；不足：设计灵活性较低；门利用率低；芯片面积浪费芯片面积浪费;速度较低；功耗较大。速度较低；功耗较大。4. 门海技术门海技术门海设计技术：一对不共栅的门海设计技术：一对不共栅的P管和管和N管组成的基管组成的基本单元铺满整个芯片，布线通道不确定（可将基本单元铺满整个芯片，布线通道不确定（可将基本单元链改成无用器件区走线），宏单元连线在本单元链改成无用器件区走线），宏单元连线在无用器件区上进行无用器件区上进行提出了提出了“无通道无通道”概念的门海结构，单元四周均概念的门海结构，单元四周均可布线，而且布线通道可调可布线，而且布线通道可调门利用率高，集成

58、密度大，布线灵活，保证布线门利用率高，集成密度大，布线灵活，保证布线布通率布通率 仍有布线通道，增加通道是单元高度的整数倍，仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用布线通道下的晶体管不可用门海门海(Sea-of-Gate)随机逻辑MemorySubsystemLSI Logic LEA300K(0.6 m CMOS)PMOSNMOS基本单元5. 设计方法设计方法激光扫描阵列：特殊的门阵列设计方法激光扫描阵列：特殊的门阵列设计方法 对于一个特殊结构的门阵列母片，片上晶体管和对于一个特殊结构的门阵列母片，片上晶体管和逻辑门之间都有电学连接，逻辑门之间都有电学连接，用专门的

59、激光扫描光用专门的激光扫描光刻设备切断不需要连接处的连线刻设备切断不需要连接处的连线，实现，实现ASIC(专专用途集成电路用途集成电路)功能。功能。 只需一步刻铝工艺，加工周期短；只需一步刻铝工艺，加工周期短；采用激光扫描曝光，省去了常规门阵列方法中的采用激光扫描曝光，省去了常规门阵列方法中的制版工艺。但制备时间较长。制版工艺。但制备时间较长。 一般用于小批量一般用于小批量(2002000块块)ASIC的制造的制造 二、标准单元设计方法（二、标准单元设计方法（SC方法）方法）1. 标准单元设计方法标准单元设计方法 一种库单元设计方法，属基于单元的布图方法一种库单元设计方法，属基于单元的布图方法

60、需要全套掩膜版：定制方法需要全套掩膜版：定制方法 概念：从标准单元库中调用事先经过精心设计的概念：从标准单元库中调用事先经过精心设计的逻辑单元，并排列成行，行间留有可调整的布线逻辑单元，并排列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入通道，再按功能要求将各内部单元以及输入/输出输出单元连接起来，形成所需的专用电路单元连接起来，形成所需的专用电路芯片布局：芯片中心是单元区，输入芯片布局：芯片中心是单元区，输入/输出单元和输出单元和压焊块在芯片四周，基本单元具有压焊块在芯片四周，基本单元具有等高不等宽等高不等宽的的结构，结构，布线通道区没有宽度的限制布线通道区没有宽度的限制，利于实现优，利于实现优