2.1时序逻辑电路设计ppt课件

1、超大规模集成电路基础超大规模集成电路基础20192019第第7 7章章 时序逻辑电路设计时序逻辑电路设计许晓琳许晓琳 (xu.xiaolin163)合肥工业大学电子科学与应用物理学院合肥工业大学电子科学与应用物理学院合肥工业大学应用物理系本章重点本章重点寄存器、锁存器、触发器、振荡器、脉冲发生器和施密特触发器的寄存器、锁存器、触发器、振荡器、脉冲发生器和施密特触发器的实现技术实现技术静态与动态实现的比较静态与动态实现的比较时钟策略的选择时钟策略的选择合肥工业大学应用物理系时序逻辑电路时序逻辑电路输出不仅取决于当前的输入值，也取决于原先的输入值。即它具有输出不仅取决于当前的输入值，也取决于原先的

2、输入值。即它具有记忆功能记忆功能7.1 7.1 引言引言COMBINATIONALLOGICRegistersOutputsNext stateCLKQDCurrent StateInputs图图7.1 7.1 利用正沿触发寄存器的有效状态机的方框图利用正沿触发寄存器的有效状态机的方框图合肥工业大学应用物理系7.1.1 7.1.1 时序电路的时间参数时序电路的时间参数tCLKtDtsu tholdtQDATASTABLEDATASTABLERegisterCLKDQtc-q时序电路的时钟参数时序电路的时钟参数建立时间：在时钟翻转之前数据输入必须有效的时间建立时间：在时钟翻转之前数据输入必须有效

3、的时间保持时间：在时钟边沿之后数据输入必须仍然有效的时间保持时间：在时钟边沿之后数据输入必须仍然有效的时间传播延时：相对于时钟边沿，最坏情况下，数据被复制到输出端的传播延时：相对于时钟边沿，最坏情况下，数据被复制到输出端的时间时间合肥工业大学应用物理系推导系统级的时序约束条件：推导系统级的时序约束条件：最小时钟周期最小时钟周期TT tc-q + tplogic + tsu时序电路工作的时钟周期时序电路工作的时钟周期T必须能容纳电路中任何一级的最长延时必须能容纳电路中任何一级的最长延时对寄存器维持时间的要求对寄存器维持时间的要求tcdregister + tcdlogic thold这一约束保证

4、了时序元件的输入数据在时钟边沿之后能够维持足够这一约束保证了时序元件的输入数据在时钟边沿之后能够维持足够长的时间，而不会因新进入的数据流而过早改变长的时间，而不会因新进入的数据流而过早改变COMBINATIONALLOGICRegistersOutputsNext stateCLKQDCurrent StateInputs合肥工业大学应用物理系7.1.2 7.1.2 存储单元的分类存储单元的分类前台存储器和后台存储器前台存储器和后台存储器嵌入在逻辑中的存储器嵌入在逻辑中的存储器 / 大量的集中存储内核大量的集中存储内核静态存储器和动态存储器静态存储器和动态存储器 正反馈或再生原理正反馈或再生原

5、理 / 在与在与MOS器件相关的寄生电容上暂时存储电荷器件相关的寄生电容上暂时存储电荷用于寄存器在较长时间内不被更新时用于寄存器在较长时间内不被更新时 / 用于要求较高性能水平和采用于要求较高性能水平和采用周期时钟控制的数据通路电路中用周期时钟控制的数据通路电路中锁存器和寄存器锁存器和寄存器电平敏感电平敏感/边沿触发边沿触发CLKCLKDDQQ合肥工业大学应用物理系InclkInOutPositiv e L a tchPositiv e L a tchCLKCLKD DG GQ QOutOutstableOutfollows I nInclkInOutNegativ e L a tchNega

6、tiv e L a tchCLKCLKD DG GQ QOutOutstableOutfollows I n不同类型存储元件的定义不同类型存储元件的定义一个边沿触发的存储元件称为寄存器一个边沿触发的存储元件称为寄存器锁存器是一个电平敏感的器件锁存器是一个电平敏感的器件由交叉耦合的门构成的任何双稳态元件称为触发器由交叉耦合的门构成的任何双稳态元件称为触发器(flip-flop)存储单元的分类存储单元的分类合肥工业大学应用物理系7.2 7.2 静态锁存器和寄存器静态锁存器和寄存器双稳态原理双稳态原理多路开关型锁存器多路开关型锁存器主从边沿触发寄存器主从边沿触发寄存器低电压静态锁存器低电压静态锁存器

7、静态静态SR触发器用强信号直接写数据触发器用强信号直接写数据合肥工业大学应用物理系7.2.1 7.2.1 双稳态原理双稳态原理Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1Vi1Vo2Vo2 =Vi1Vo1 =Vi2交叉耦合的两个反相器形成了双稳态电路交叉耦合的两个反相器形成了双稳态电路(即一个电路具有即一个电路具有2个稳定个稳定状态，每一个对应一个逻辑状态状态，每一个对应一个逻辑状态)。当翻转区中反相器的增益大于当翻转区中反相器的增益大于1时，时，只有只有A和和B是稳定的工作点，而是稳定的工作点，而C是是一个亚稳态工作点。一个亚稳态工作点。A. A. 两个串联的反相器两个串联的反

8、相器B. B. 反相器的反相器的VTCVTC合肥工业大学应用物理系亚稳态的概念亚稳态的概念改变电路状态的方法：改变电路状态的方法：切断反馈环路切断反馈环路 (见见7.2.2 多路开关型锁存器多路开关型锁存器)触发强度超过反馈环触发强度超过反馈环(实现静态后台存储器的主要方法实现静态后台存储器的主要方法)双稳态原理双稳态原理ACdBVi25 Vo1Vi15 Vo2ACdBVi25 Vo1Vi15 Vo2Vi1=Vo2Vi1=Vo2Vi2=Vo1Vi2=Vo1合肥工业大学应用物理系7.2.2 7.2.2 多路开关型锁存器多路开关型锁存器负锁存器当CLK=0时采样正锁存器当CLK=1时采样CLK10

9、DQ0CLK1DQInCLKQCLKQ InCLKQCLKQ 合肥工业大学应用物理系CLKCLKCLKDQ用传输门构成正锁存器的晶体管级实现用传输门构成正锁存器的晶体管级实现(图图7.7)效率不高效率不高(它对于它对于CLK信号有信号有4个晶体管的负载个晶体管的负载)多路开关型多路开关型锁存器锁存器合肥工业大学应用物理系(a) (a) 电路图电路图 (b) (b) 不重叠时钟不重叠时钟CLKCLKCLKCLKQMQM仅有仅有NMOS传输管构成多路开关的多路开关型传输管构成多路开关的多路开关型NMOS锁存器锁存器(图图7.8)时钟负载减少；但对噪声容限和开关性能都会有影响时钟负载减少；但对噪声容

10、限和开关性能都会有影响多路开关型多路开关型锁存器锁存器合肥工业大学应用物理系7.2.3 7.2.3 主从边沿触发寄存器主从边沿触发寄存器考虑：负沿触发寄存器的实现考虑：负沿触发寄存器的实现10DCLKQMMaster01CLKQSlaveQMQDCLK图图7.9 7.9 基于主从结构的正沿触发寄存器基于主从结构的正沿触发寄存器CLK=0 采样采样 坚持坚持 CLK=01 坚持坚持 采样采样合肥工业大学应用物理系图图7.10 7.10 利用多路开关构成的主从型正沿触发寄存器利用多路开关构成的主从型正沿触发寄存器QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlaveclkcl

11、k主级主级 采样采样从级从级 坚持坚持主级主级 坚持坚持从级从级 采样采样电路中包含电路中包含反相器反相器I1和和I4的好处是什的好处是什么？么？主从边沿触主从边沿触发寄存器发寄存器合肥工业大学应用物理系多路开关型主从寄存器的时序特性多路开关型主从寄存器的时序特性建立时间：输入数据建立时间：输入数据D在时钟上升沿之前必须有效的时间在时钟上升沿之前必须有效的时间3 tpd_inv + tpd_tx传播延时：传播延时：QM值传播到输出值传播到输出Q所需要的时间所需要的时间tc-q = tpd_inv + tpd_tx 保持时间：在时钟上升沿之后输入必须保持稳定的时间保持时间：在时钟上升沿之后输入必

12、须保持稳定的时间0主从边沿触主从边沿触发寄存器发寄存器合肥工业大学应用物理系例例7.1 7.1 利用利用SPICESPICE进行时序分析进行时序分析DQQMCLKI22T22 0.5Volts0.00.20.4time (n s e c )(a) Tsetup5 0.21 n s e c0.60.8100.51.01.52.02.53.0DQQMCLKI22T22 0.5Volts0.00.20.4time (n s e c )(b) Tsetup5 0.20 n s e c0.60.8100.51.01.52.02.53.0图图7.11 7.11 建立时间模拟建立时间模拟合肥工业大学应用物理

13、系图图7.12 7.12 传输门寄存器的传播延时模拟传输门寄存器的传播延时模拟主从边沿触主从边沿触发寄存器发寄存器DQCLK0.50.51.52.5tc-q(lh)0.511.522.50time, nsecVoltstc-q(hl)合肥工业大学应用物理系减少了时钟负载的静态主从寄存器减少了时钟负载的静态主从寄存器传输门寄存器的缺点是时钟信号的电容负载很大传输门寄存器的缺点是时钟信号的电容负载很大以稳定性为代价降低时钟负载的一个方法是使电路成为有比电路以稳定性为代价降低时钟负载的一个方法是使电路成为有比电路T1的尺寸必须比的尺寸必须比I2更大，才能切换交叉耦合反相器的状态更大，才能切换交叉耦合

14、反相器的状态为了避免反向传导，为了避免反向传导， I4必须比必须比I1弱弱DQT1I1CLKCLKT2CLKCLKI2I3I4主从边沿触主从边沿触发寄存器发寄存器合肥工业大学应用物理系非理想时钟信号非理想时钟信号时钟偏差时钟偏差因为布置两个时钟信号的导线会有差别，或者负载电容可以因存储在因为布置两个时钟信号的导线会有差别，或者负载电容可以因存储在所连接的锁存器中的数据不同而变化。这一影响称为时钟偏差所连接的锁存器中的数据不同而变化。这一影响称为时钟偏差时钟偏差会造成两个时钟信号的重叠时钟偏差会造成两个时钟信号的重叠理想时钟信号理想时钟信号 非理想时钟信号非理想时钟信号CLKCLKCLKCLK合

15、肥工业大学应用物理系时钟重叠可以引起两种类型的错误时钟重叠可以引起两种类型的错误竞争情况：由于竞争情况：由于CLK和和CLK在一个很短的时间内都为高电平，两个在一个很短的时间内都为高电平，两个采样传输管都导通，因此在采样传输管都导通，因此在D和和Q之间有直接通路之间有直接通路不确定状态：由于不确定状态：由于CLK和和CLK都为高电平，那么节点都为高电平，那么节点A同时被同时被D和和B驱动驱动CLKCLKAB(a) 电路图电路图XDQCLKCLKCLKCLK图图7.15 7.15 仅用仅用NMOSNMOS传输管的主从寄存器传输管的主从寄存器(b) 一对时钟重叠一对时钟重叠非理想非理想时钟信号时钟

16、信号合肥工业大学应用物理系解决方案：解决方案：采用两相不重叠时钟，并保持两相时钟之间的不重叠时间足够长采用两相不重叠时钟，并保持两相时钟之间的不重叠时间足够长PHI2PHI1主级主级 采样采样从级从级 坚持坚持主级主级 坚持坚持从级从级 采样采样动态存储动态存储tnon_overlapPHI1PHI1AB(a)电路图电路图XDQPHI2PHI2图图7.16 7.16 伪静态两相位伪静态两相位D D寄存器寄存器(b)(b)两相不两相不重叠时钟重叠时钟非理想非理想时钟信号时钟信号合肥工业大学应用物理系7.2.4 7.2.4 低电压静态锁存器低电压静态锁存器降低到低电源电压时要求使用阈值减小的器件，

17、然而这会产生显著亚阈值漏降低到低电源电压时要求使用阈值减小的器件，然而这会产生显著亚阈值漏电功耗的负面影响电功耗的负面影响为了克服在寄存器闲置期间高漏电的问题，使用多阈值器件为了克服在寄存器闲置期间高漏电的问题，使用多阈值器件图图7.18 7.18 采用多阈值采用多阈值CMOSCMOS解决漏电问题解决漏电问题合肥工业大学应用物理系7.2.5 7.2.5 静态静态SRSR触发器触发器用强信号直接写数据用强信号直接写数据采用采用NOR门的门的SR触发器触发器采用采用NAND门的门的SR触发器触发器(a)(a)电路图电路图 (b)(b)逻辑符号逻辑符号 (c)(c)真值表真值表Forbidden S

18、tateSSRQQQQRSQQ00Q101001010110RQSQRQ合肥工业大学应用物理系时钟控制时钟控制SRSR锁存器锁存器包括一对交叉耦合的反相器，加上包括一对交叉耦合的反相器，加上4个额外的晶体管来驱动触发个额外的晶体管来驱动触发器从一种状态转变到另一种状态，并实现同步器从一种状态转变到另一种状态，并实现同步图图7.21 7.21 有比有比CMOS SRCMOS SR锁存器锁存器110 0onoffoff onoff on 01 onoffoffon on on off offM1SRclkclkQM2M3M4M5M6M7M80 10 1Q静态静态SRSR触发器触发器合肥工业大学应用

19、物理系例例7.2 7.2 时钟控制时钟控制SRSR锁存器的晶体管尺寸锁存器的晶体管尺寸4.03.53.0W/L5 and 62.52.00.00.51.01.52.0Q (Volts)time (ns)0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2012W = 1m3VoltsQSW = 0.9mW = 0.8mW = 0.7mW = 0.6mW = 0.5mA. DCA. DC输出电压和下拉输出电压和下拉器件尺寸器件尺寸M5-6M5-6的关的关系系B. B. 瞬态响应表明瞬态响应表明M5M5和和M6M6各自的各自的W/LW/L比应大于比应大于3 3以切换以切换SR

20、SR触发器触发器合肥工业大学应用物理系7.3 7.3 动态锁存器和寄存器动态锁存器和寄存器静态电路静态电路只要电源电压加在该电路上，它所保存的值就一直有效只要电源电压加在该电路上，它所保存的值就一直有效缺点是它比较复杂缺点是它比较复杂动态电路动态电路将电荷暂时存储在寄生电容上将电荷暂时存储在寄生电容上为了保证信号的完整性，需要周期性地刷新该值为了保证信号的完整性，需要周期性地刷新该值DCLKCLKQCLKCLKCLKDQ合肥工业大学应用物理系7.3.1 7.3.1 动态传输门边沿触发寄存器动态传输门边沿触发寄存器T1T2I1I2QQMDC1C2clkclkclkclk clkclk主级主级 采

21、样采样从级从级 坚持坚持 主级主级 坚持坚持从级从级 采样采样主级主级从级从级tsu =thold =tc-q =tpd_tx02 tpd_inv + tpd_tx合肥工业大学应用物理系重叠时钟的影响重叠时钟的影响T1T2I1I2QQMDC1C2clkclkclkclk clkclk0-0 重叠竞争的限制条件重叠竞争的限制条件 toverlap0-0 tT1 +tI1 + tT21-1 重叠竞争的限制条件重叠竞争的限制条件 toverlap1-1 thold动态传输门边动态传输门边沿触发寄存器沿触发寄存器合肥工业大学应用物理系动态传输门边动态传输门边沿触发寄存器沿触发寄存器伪静态的动态锁存器伪

22、静态的动态锁存器在稳定性方面的考虑限制了动态在稳定性方面的考虑限制了动态FF电路的应用电路的应用一个被电容耦合到内部存储节点上的信号节点会注入相当大的噪声一个被电容耦合到内部存储节点上的信号节点会注入相当大的噪声而破坏状态而破坏状态漏电电流漏电电流内部动态节点并不跟踪电源电压的变化，其结果是降低了噪声容限内部动态节点并不跟踪电源电压的变化，其结果是降低了噪声容限一个简单的解决方案是增加一个弱的反馈反相器使电路成为伪静态一个简单的解决方案是增加一个弱的反馈反相器使电路成为伪静态Dclkclk合肥工业大学应用物理系7.3.2 C2MOS7.3.2 C2MOS：一种对时钟偏差不敏感的方法：一种对时钟

23、偏差不敏感的方法clk clk clkclkQMC1C2QDM1M3M4M2M6M8M7M5MasterSlave clkclk主级主级 采样采样从级从级 坚持坚持主级主级 坚持坚持从级从级 采样采样ononoffoffononoffoff合肥工业大学应用物理系C2MOSC2MOS触发器触发器0-00-0覆盖的情况覆盖的情况只要时钟边沿的上升和下降时间足够小，具有只要时钟边沿的上升和下降时间足够小，具有CLK和和!CLK时钟控制时钟控制的这一的这一C2MOS寄存器对时钟的重叠是不敏感的寄存器对时钟的重叠是不敏感的00QMC1C2QDM1M4M2M6M8M5 clkclk clkclk合肥工业大

24、学应用物理系C2MOSC2MOS触发器触发器1-11-1覆盖的情况覆盖的情况11QMC1C2QDM1M2M6M5 clkclkM3M7 clkclk1-1 重叠重叠 约束：约束： toverlap1-1 thold合肥工业大学应用物理系C2MOS C2MOS 的瞬态特性的瞬态特性X(3)Q(3)Q(0.1)Time (nsec)Voltsclk(0.1)clk(3)X(0.1)图图7.28 时钟上升时钟上升/下降时间为下降时间为0.1ns和和3ns时时C2MOS FF的瞬态响应，假设的瞬态响应，假设In=1合肥工业大学应用物理系双边沿寄存器双边沿寄存器它由两个并行的主从边沿触发寄存器它由两个并

25、行的主从边沿触发寄存器组成，寄存器的输出用三态驱动器实组成，寄存器的输出用三态驱动器实现二选一现二选一CLK=1：上面的主级采样，从级保持上面的主级采样，从级保持下面的主级保持，从级采样下面的主级保持，从级采样CLK=0：上面的主级保持，从级采样上面的主级保持，从级采样下面的主级采样，从级保持下面的主级采样，从级保持优点：需要较低的时钟频率优点：需要较低的时钟频率(原来频率的原来频率的1/2)来完成同样功能的数据来完成同样功能的数据处理量，节省了时钟分布网络中的功耗处理量，节省了时钟分布网络中的功耗合肥工业大学应用物理系7.3.3 7.3.3 真单相钟控寄存器真单相钟控寄存器(TSPCR)(T

26、SPCR)clkclkInQ正锁存器正锁存器负锁存器负锁存器clkclkInQ当当clk = 1时，保持模式时，保持模式当当clk = 0时，采样模式时，采样模式当当clk = 1时，采样模式时，采样模式当当clk = 0时，保持模式时，保持模式合肥工业大学应用物理系例例7.3 7.3 锁存器嵌入逻辑对电路性能的影响锁存器嵌入逻辑对电路性能的影响clkclkInQPUNPDNclkclkAQBBA分析：建立时间的增加一般要小于一个分析：建立时间的增加一般要小于一个AND门的延时门的延时合肥工业大学应用物理系简化的简化的TSPCTSPC锁存器锁存器( (交叉输出交叉输出TSPCR)TSPCR)c

27、lkInQ正锁存器正锁存器负锁存器负锁存器当当clk = 1时，采样时，采样当当clk = 0时，坚持时，坚持clkInQ当当clk = 1时，坚持时，坚持当当clk = 0时，采样时，采样AA当当In = 0时时, A = VDD - VTn当当In = 1时时, A = | VTp |合肥工业大学应用物理系clk主级主级 坚持坚持从级从级 采样采样主级主级 采样采样从级从级 坚持坚持TSPCTSPC正沿触发锁存器正沿触发锁存器clkDclkQclkclkXYM1M2M3M6M5M4M7M8M9onoffonoff D D合肥工业大学应用物理系例例7.4 TSPC7.4 TSPC的晶体管尺寸

28、问题的晶体管尺寸问题012300.20.40.60.81Time (nsec)VoltsclkQorigQmod晶体管尺寸晶体管尺寸初始宽度初始宽度 M4, M5 = 0.5m M7, M8 = 2m修改后的宽度修改后的宽度 M4, M5 = 1m M7, M8 = 1mQmodQorig合肥工业大学应用物理系7.5 7.5 流水线：优化时序电路的一种方法流水线：优化时序电路的一种方法REGREGREGlogaCLKCLKCLKOutbREGREGREGlogaCLKCLKCLKREGCLKREGCLKOutb流水线是一项提高资源利用率的技术，它增加了电路的数据处理量流水线是一项提高资源利用率

29、的技术，它增加了电路的数据处理量合肥工业大学应用物理系7.5.1 7.5.1 锁存型流水线与寄存型流水线锁存型流水线与寄存型流水线FGCLKCLKInOutC1C2CLKC3CLKCLKCompute Fcompute G合肥工业大学应用物理系7.5.2 NORA-CMOS7.5.2 NORA-CMOS：流水线结构的一种逻辑形式：流水线结构的一种逻辑形式clk clk clkclkC1C2OutFGclk clkC3只要锁存器之间的所有逻辑功能块只要锁存器之间的所有逻辑功能块F(用静态逻辑实现用静态逻辑实现)不是反相的，不是反相的，C2MOS的流水线电路即是无竞争的的流水线电路即是无竞争的合肥

30、工业大学应用物理系0-0重叠区的竞争情况重叠区的竞争情况1-1重叠区的竞争情况重叠区的竞争情况类似分析类似分析clk clk clkclk0合肥工业大学应用物理系NORA-CMOSNORA-CMOS模块的例子模块的例子VDDVDDPDNIn1In2In3VDDPUNOutVDDOutVDDPDNIn1In2In3VDDIn4In4VDD(a)-module(b)-moduleCombinational logicLatch合肥工业大学应用物理系7.6 7.6 非双稳时序电路非双稳时序电路7.6.1 7.6.1 施密特触发器施密特触发器重要特性：重要特性：对于一个变化很慢的输入波形，在输出端有一个快速翻转的对于一个变化很慢的输入波形，在输出端有一个快速翻转的响应响应该器件的电压传输特性表明对正向和负向变化的输入信号有该器件的电压传输特性表明对正向和负向变化的输入信号有不同的开关阈值不同的开关阈值VinVoutVOHVOLVMVM+InOut合肥工业大学应用物理系用施密特触发器抑制噪声用施密特触发器抑制噪声Vint0VM-VMtVoutt0 +tpt注意滞环如何抑制了信号上的振荡注意滞环如何抑制了信号上的振荡注意输出信号快速地由低至高注意输出信号快速地由低至高(和由高至低和由高至低)翻转翻转合