数电第四、五章组合逻辑电路.

1、2022-6-17TAKE A REST组合逻辑电路组合逻辑电路作作 业业什么是组合逻辑电路什么是组合逻辑电路?(Combination Logic)一一组合逻辑电路的分析组合逻辑电路的分析二二组合逻辑电路的设计组合逻辑电路的设计三三组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险(Race and hazard)四四典型组合逻辑集成电路典型组合逻辑集成电路1. 编码器编码器(Encoder)2. 译码器译码器/数据分配器数据分配器(Decoder/Demultiplexer) 3. 数据选择器数据选择器(Multiplexer)4. 数值比较器数值比较器5. 算术运算电路算术运算电路五五

2、组合可编程逻辑器件组合可编程逻辑器件PLD六六用用Verilog HDL描述组合逻辑电路描述组合逻辑电路1. 基本组成单元是门电路基本组成单元是门电路2. 任何时刻任何时刻,输出状态只决定于同一时刻各输输出状态只决定于同一时刻各输入状态的组合，与原状态无关入状态的组合，与原状态无关 电路中不含记忆单元电路中不含记忆单元 输入、输出之间一般没有反馈延迟通路输入、输出之间一般没有反馈延迟通路),.,(n21iiAAAfL )m,.2 , 1i ( 什么是组合逻辑电路什么是组合逻辑电路? ?2AnA1L2LmL组合逻辑电路组合逻辑电路1A组合逻辑电路的分析组合逻辑电路的分析1. 目的：确定已知电路的

3、逻辑功能目的：确定已知电路的逻辑功能2. 步骤：步骤： 由逻辑图写出各输出端的逻辑函数表达式由逻辑图写出各输出端的逻辑函数表达式 化简、变换各逻辑函数表达式，无论最简与否化简、变换各逻辑函数表达式，无论最简与否,目的都是列出真值表目的都是列出真值表 根据真值表和逻辑函数表达式对逻辑电路进行分析，根据真值表和逻辑函数表达式对逻辑电路进行分析，从而确定其功能从而确定其功能3. 例题：例题： 例例4.1.1（新教材（新教材P103 ） 例例4.1.2（新教材（新教材P104全加器）全加器）组合逻辑电路的设计组合逻辑电路的设计1.1.目的：用可靠而经济的电路实现所需要的逻辑功能目的：用可靠而经济的电路

4、实现所需要的逻辑功能2.2.步骤：步骤： 根据对电路逻辑功能的要求，确定输入、根据对电路逻辑功能的要求，确定输入、输入变量，列出真值表输入变量，列出真值表 由真值表写出各输出端的逻辑函数表达式由真值表写出各输出端的逻辑函数表达式 简化（电路简单）和变换（使器件的数量和种类最简化（电路简单）和变换（使器件的数量和种类最少）逻辑函数表达式，从而画出逻辑图少）逻辑函数表达式，从而画出逻辑图3.3.例题：例题： 例例.1（P P106106全减器）全减器） 例例.2（8421BCD8421BCD余三码代码转换器）余三码代码转换器）例例4.1.1 由逻辑图写出各输出端的逻

5、辑函数表达式由逻辑图写出各输出端的逻辑函数表达式=1ZCL=1ABCBAL )( 列出真值表列出真值表 根据输入信号的各组取值直接算根据输入信号的各组取值直接算 借助卡诺图得到真值表借助卡诺图得到真值表 确定电路是组合逻辑而不是时序逻辑电路确定电路是组合逻辑而不是时序逻辑电路已知电路如图所示已知电路如图所示, ,分析该电路功能分析该电路功能 确定功能（结合对变量的定义判断，不唯一）确定功能（结合对变量的定义判断，不唯一）例例4.1.1真值表真值表0111100101001010100000111011110LCBA011000110Y1. 以高电平为有效输出，对以高电平为有效输出，对输入的逻辑

6、输入的逻辑“1”作奇校验作奇校验2. 以低电平为有效输出，对以低电平为有效输出，对输入的逻辑输入的逻辑“1”作偶校验作偶校验3. 以高电平为有效输出，对以高电平为有效输出，对输入的逻辑输入的逻辑“0”作偶校验作偶校验4. 以低电平为有效输出，对以低电平为有效输出，对输入的逻辑输入的逻辑“0”作奇校验作奇校验5. 全加器的和全加器的和6. 输出输出Y做多数表决做多数表决例例4.1.2 用二输入与非门和反相器用二输入与非门和反相器例例4.2.1a 列真值表列真值表 输入输入I0为为1时，无论时，无论I1 、I2是什么，是什么，输出输出L0为为1，L1 、L2为为0 当当I0为为0且且I1为为1，无

7、论，无论I2是是1还是还是0， L1为为1，其余两个输出都是，其余两个输出都是0 当当I2为为1且且I0和和I1都是都是0，输出，输出L2为为1，其余两个输出都是其余两个输出都是0 当三个输入信号都为当三个输入信号都为0时，输出均时，输出均为为0 本质上是本质上是3输入、输入、3输出的信号排输出的信号排队电路队电路11100100000011100000000111110000100010L1L2L0I2I1I0 合理地定义输入、输出变量合理地定义输入、输出变量注意辨析输入任意和无关项的区别注意辨析输入任意和无关项的区别例例4.2.1b10II 101IIL a. 真值表：真值表：00IL 2

8、10III 2102IIIL 110010000001001001000L1L2L0I2I1I0b. 逻辑函数表达式逻辑函数表达式例例4.2.2 ：试设计一个码转换电路，将：试设计一个码转换电路，将4位格雷码转换为自然位格雷码转换为自然二进制码，可采用的逻辑门电路种类不限。二进制码，可采用的逻辑门电路种类不限。例例4.2.2 4.2.2 代码转换电路代码转换电路011000111 01 10 10 000111100001 0 01 0 12 1 11 1 00 1 00 1 10 0 10 0 011111111000000什么是格雷码？什么是格雷码？十进制十进制格雷码格雷码自然二进制自然二

9、进制00 0 0 00 0 0 010 0 0 10 0 0 120 0 1 10 0 1 030 0 1 00 0 1 140 1 1 00 1 0 050 1 1 10 1 0 160 1 0 10 1 1 070 1 0 00 1 1 1十进制十进制格雷码格雷码自然二进制自然二进制81 1 0 01 0 0 091 1 0 11 0 0 1101 1 1 11 0 1 0111 1 1 01 0 1 1121 0 1 01 1 0 0131 0 1 11 1 0 1141 0 0 11 1 1 0151 0 0 01 1 1 1最小项的最小项的编号编号输入变量输入变量G3 G2 G1 G

10、0输出变量输出变量B3 B2 B1 B0最小项的最小项的编号编号输入变量输入变量G3 G2 G1 G0输出变量输出变量B3 B2 B1 B0真值表真值表0132675412131514101198G3 G2G1 G0B30G1G0G2G301000000111111133GB G1 G0G3 G2B2G1G0G2G311110000000011113223322 GGGGGGB 例例4.2.2 卡诺图卡诺图1)()(321321GGGGGG G1 G0G3 G2B1G1G0G2G311110000000011111231231231231GGGGGGGGGGGGB 例例4.2.2 卡诺图卡诺图

11、2)()(321321GGGGGG 321GGG 例例4.2.2 卡诺图卡诺图332100GGGGB G1 G0G3 G2B0G1G0G2G31111000000001111例例4.2.2 ：试设计一个码转换电路，将：试设计一个码转换电路，将4位格雷码转换为自然二位格雷码转换为自然二进制码，可采用的逻辑门电路种类不限。进制码，可采用的逻辑门电路种类不限。例例4.2.2 4.2.2 完整过程完整过程011000111 01 10 10 000111100001 0 01 0 12 1 11 1 00 1 00 1 10 0 10 0 011111111000000 真值表：真值表： 卡诺图：卡诺

12、图： 逻辑函数表达式逻辑函数表达式（化简、变换）：（化简、变换）： 逻辑图：逻辑图： 具体实现具体实现42输入异或门输入异或门74HC86自然二进制码和格雷码的相互转换自然二进制码和格雷码的相互转换EWB组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险 产生的原因产生的原因门电路的延迟门电路的延迟信号传输路径不同信号传输路径不同其它因素其它因素 消除的方法消除的方法 保留冗余项保留冗余项 在输出端并联滤波电容、采用格雷码在输出端并联滤波电容、采用格雷码)()()(CBCABACABAL BCCAABCAABL )(CABAL CAABL 竞争（竞争（Race）：）：http:/en.wik

13、/wiki/Race_condition冒险（冒险（Hazard）：）：编码器编码器(Encoder)1. 定义：具有编码功能的逻辑电路定义：具有编码功能的逻辑电路(图图4.4.1)2. 特点：有不多于特点：有不多于2n个输入信号，对应个输入信号，对应n个输出线产生个输出线产生的的n位二进制代码位二进制代码 4-2线编码器线编码器 键盘输入键盘输入8421BCD码编码器码编码器 优先编码器优先编码器3. 电路原理电路原理4. 常用集成编码器常用集成编码器CD4532及其应用及其应用（CMOS 8-Bit Priority Encoder ）4-2线编码器（线编码器（4Inp

14、ut Encoder）2、真值表、真值表001000100100010010110001Y0Y1I0I1I2I31、明确逻辑功能、明确逻辑功能 4输入，输入，2输出输出 假定输入信号高电平有效假定输入信号高电平有效 分配代码分配代码3、列出逻辑函数表达式、列出逻辑函数表达式012301231IIIIIIIIY 4、画逻辑图：、画逻辑图：*五版五版P138图图4.4.25、待解决的问题（默认其它输出为、待解决的问题（默认其它输出为0） 同一时刻有两个以上信号输入？同一时刻有两个以上信号输入？ 没有信号输入的时候？没有信号输入的时候？012301230IIIIIIIIY 约束条件约束条件、优先级优

15、先级设置标志位设置标志位带约束条件的带约束条件的4-2线编码器线编码器323210101IIIIIIIIY 131302200IIIIIIIIY 约束条件：同一时刻必须有且只能有一个输入有效约束条件：同一时刻必须有且只能有一个输入有效&Y1&Y0I3I2I1I0优先编码器优先编码器(Priority Encoder 001000101000110111Y0Y1I0I1I2I32、真值表、真值表1、明确逻辑功能，设置优先级别、明确逻辑功能，设置优先级别3、列出逻辑函数表达式、列出逻辑函数表达式4、画逻辑图、画逻辑图12312330IIIIIIIY 232331IIIIIY 若考虑输入信号低有效若

16、考虑输入信号低有效键盘输入键盘输入8421BCD8421BCD码编码器码编码器( (电路图电路图) )键盘输入键盘输入8421BCD8421BCD码编码器码编码器( (功能表功能表) )键盘输入键盘输入8421BCD8421BCD码编码器码编码器( (分析分析) ) 输入信号是输入信号是 电平有效电平有效低低 每一个按键每一个按键Si分配一组分配一组4位二进制代码位二进制代码ABCD 输出变量引入标志位输出变量引入标志位GS，解决了没有信号输入和按键，解决了没有信号输入和按键S0有效两种情况下，输出代码共用的问题。有效两种情况下，输出代码共用的问题。GS为为0时，时，表明没有键盘输入表明没有键

17、盘输入 十个按键对应十个输入信号线十个按键对应十个输入信号线 正常工作的前提条件：控制信号不会同时到达（按键正常工作的前提条件：控制信号不会同时到达（按键不会同时按下），任何时刻只允许输入一个有效编码不会同时按下），任何时刻只允许输入一个有效编码信号，否则输出混乱。信号，否则输出混乱。CD4532(功能表功能表)输输 入入输输 出出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOLLLLLLHHHHHHLHLHHHLHLHLLHHLHHLHLLLHHLLHLHLLLLHLHHHLHLLLLLHLHLHLHLLLLLLHLLHHLHLLLLLLLHLLLHLHLLLLLLLLLLLLH所

18、有的组合全部考虑在内，完整的真值表所有的组合全部考虑在内，完整的真值表CD4532工作特点、逻辑符号、引脚图工作特点、逻辑符号、引脚图 8-3线优先编码器，线优先编码器，I7优先级别最高优先级别最高 代码对应关系代码对应关系 输入使能端输入使能端EI高有效高有效 输出使能端输出使能端EO在没有信号输入的情况下为高电平在没有信号输入的情况下为高电平 标志位标志位GS仅在仅在EI有效且有效且&有信号输入的情况下为有信号输入的情况下为“1”CD4532应用举例应用举例用两片用两片CD4532CD4532和必要的逻辑门扩展出和必要的逻辑门扩展出16-416-4线优先编码器线优先编码器 8-3线优先编码

19、器，线优先编码器，I7优先级别最高优先级别最高 代码对应关系代码对应关系 输入使能端输入使能端EI高有效高有效 输出使能端输出使能端EO在没有信号输入的情在没有信号输入的情况下为高电平况下为高电平 标志位标志位GS仅在仅在EI有效且有效且&有信号输有信号输入的情况下为入的情况下为“1”译码器译码器/数据分配器数据分配器 定义：定义： 分类分类 代码转换器：代码转换器：例例4.2.2 唯一地址译码器唯一地址译码器 功能：代码和输出端一一对应功能：代码和输出端一一对应 工作原理工作原理 常用集成译码器及其应用常用集成译码器及其应用 二进制译码器二进制译码器74139、74138： 双双2/4线全译

20、码器、线全译码器、3/8线全译码器线全译码器 二十进制译码器二十进制译码器74HC42 七段显示译码器七段显示译码器74HC45112线线4线译码器（线译码器（24 Decoder）2、真值表、真值表1、明确逻辑功能、明确逻辑功能 2输入，输入，4输出，使能输入输出，使能输入 假定输出信号假定输出信号低低有效有效 使能输入端使能输入端低低有效有效 分配代码分配代码3、列出逻辑函数表达式、列出逻辑函数表达式001010),(mEAAEAAY 4、画逻辑图：五版、画逻辑图：五版P144图图4.4.7011111011101111000000011111A0A1输输 入入101011),(mEAAE

21、AAY 201012),(mEAAEAAY 301013),(mEAAEAAY EY3Y2Y1Y0输输 出出010111推广及应用推广及应用 推广：推广：1)20,1,2,.(i ),.,(ni01ni mEAAY 应用应用 （唯一）地址译码器，存储单元寻址用（唯一）地址译码器，存储单元寻址用（P334，结合，结合TSL） 扩展（利用输入使能端）扩展（利用输入使能端）011111011101111000000011111A0A1输输 入入EY3Y2Y1Y0输输 出出01011120100, AAA *顺序脉冲产生（分配）电路顺序脉冲产生（分配）电路 产生逻辑函数产生逻辑函数21111, AAA

22、 2212 , EAEA 充当数据分配器：充当数据分配器：P152 数据源数据源D加在输入使能端加在输入使能端1)20,1,2,.(i ),.,( 0ni01ni mAAYE时，时，EiY：数据通道：数据通道01n,., AA ：通道选择信号：通道选择信号二进制译码器二进制译码器 74139 双双24线译码器，各有一个片选端（输入使能端）线译码器，各有一个片选端（输入使能端） 功能：功能： 内部原理图内部原理图 逻辑符号逻辑符号 应用举例：应用举例：)30,1,2,(i ),(i01i mEAAY 74HC138 38线译码器，线译码器，3个输入使能端方便扩展功能个输入使能端方便扩展功能 功能

23、：功能： 逻辑图、引脚图、逻辑符号逻辑图、引脚图、逻辑符号 应用举例应用举例)70,1,2,.(i ),(i123012i mEEEAAAY课堂讨论课堂讨论74139应用举例应用举例将将74139结合必要的门电路，实现半加器的功能。结合必要的门电路，实现半加器的功能。EWB输输 入入输输 出出ABSC00000110101011011、半加器功能表：半加器功能表：2、逻辑函数的最小项表达式：逻辑函数的最小项表达式：21),(mmBAS 3),(mBAC )30,1,2,(i ),(i01i mEAAY)30,1,2,(i ),( 0i01i mAAYE时，时，3、结合已有芯片：结合已有芯片：1

24、AA 0AB 21YYS 3YC 21YY 4、画逻辑图，具体实现画逻辑图，具体实现：半加器的半加器的139实现实现&S21),(mmBAS 3),(mBAC BAAA 01 212101),(YYYYAAS 301),(YAAC 1C&S)30,1,2,(i ),( 0i01i mAAYE时，时，0BA74HC138功能表功能表HLHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHHHH

25、HHHHHY7Y6Y5Y4Y3Y2Y1Y0A0A1A2E1E2E3输输 出出输输 入入74HC138逻辑图、逻辑符号、引脚图逻辑图、逻辑符号、引脚图74HC138应用举例（产生函数应用举例（产生函数1）将将74HC138结合必要的门电路，实现全加器的功能。结合必要的门电路，实现全加器的功能。例例2： 裁判判定电路：举重比赛，设有一名主裁判和两名副裁判判定电路：举重比赛，设有一名主裁判和两名副裁判，当主裁判和至少一名副裁判判定合格，运动员的动作裁判，当主裁判和至少一名副裁判判定合格，运动员的动作方为成功。试用方为成功。试用74LS138实现举重裁判判定电路。实现举重裁判判定电路。解：解：1.1.

26、逻辑抽象逻辑抽象：设设A为主裁判，为主裁判，B、C为副裁判，判定合为副裁判，判定合格为格为1；运动员的动作成功与否用变量；运动员的动作成功与否用变量F 表示，成功为表示，成功为1 。2. 2. 写出逻辑函数式：写出逻辑函数式： )7 , 6 , 5(),(mCBAFF 0 0 0 0 0 1 1 1 A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 74HC138应用举例（产生函数应用举例（产生函数2）列真值表如下：列真值表如下：74HC138应用举例（扩展）应用举例（扩展）利用四片利用四片74HC138和一片和一片74HC139，实现

27、输出低有效的，实现输出低有效的532线译码器的功能线译码器的功能(P147图图4.4.10)。利用利用2-4线译码器的四个互相排斥的输出端，控制线译码器的四个互相排斥的输出端，控制4片片138的的使能端，使他们各自工作在一个长度为使能端，使他们各自工作在一个长度为8的区段内的区段内.74HC138应用举例（数据分配器）应用举例（数据分配器）P153 Demultiplexer74138构成顺序脉冲发生器构成顺序脉冲发生器E A1 A0Y0 Y1 Y2 Y31 0 0 00 0 10 1 00 1 11 1 1 1D 1 1 11 D 1 11 1 D 11 1 1 D二十进制译码器二十进制译码

28、器 74HC42 将输入的将输入的8421BCD码译成对应的高、低电平输出，码译成对应的高、低电平输出，又名又名410线译码器线译码器 输入输入4位，输出十根数据线，无片选信号位，输出十根数据线，无片选信号 输出低有效，互相排斥输出低有效，互相排斥 输入超出输入超出8421BCD范围（范围（09），输出全高（无效），输出全高（无效） 实质上是实质上是416线全译码器的一部分线全译码器的一部分)9.0,1,2,(i ),(i0123i mAAAAY 功能表、逻辑符号、引脚图功能表、逻辑符号、引脚图 属中规模集成电路属中规模集成电路MSI 应用举例：数据分配器应用举例：数据分配器（1of10 De

29、multiplexer） 产生顺序脉冲产生顺序脉冲74HC42功能表、逻辑符号、引脚图功能表、逻辑符号、引脚图LHHHHHHHHHHLLHHLHHHHHHHHLLLHHHLHHHHHHHHHHHHHHLHHHHHHLHHHHHHHLHHHHHHLHHHHHHHLHHHHLLHLHHHHHHLHHHHHLLHHHHHHHLHHLHLLHHHHHHHHLHHLLLHHHHHHHHHLLLLLY9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3输出输出8421BCD码输入码输入计数器计数器译码器译码器驱动器驱动器脉冲信号脉冲信号显示器显示器2、数码显示方式：字形重叠式、数码显示方式：字形重叠式、

30、 分段式、分段式、点阵式点阵式七段显示译码七段显示译码1 1、计时器译码系统框图、计时器译码系统框图3、集成七段显示译码器、集成七段显示译码器74HC45111) 七段数码管七段数码管由七个由七个LED组成的数码显示器，组成的数码显示器，用于显示十进制数。用于显示十进制数。等效电路：等效电路：LED数码管外形图数码管外形图hagdbcef共阳极，需共阳极，需0驱动驱动+Uabcdefg共阴极，需共阴极，需1驱动驱动abcdefg将将8421BCD代码译成共阴极数码管所需的驱动信号。代码译成共阴极数码管所需的驱动信号。2) 常用的集成显示译码器常用的集成显示译码器74HC4511数字数字输入输入

31、输出输出A3A2A1A0abcdefg01234567890 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 1 1 1 11 1 1 0 0 0 01 1 1 0 0 1 1七段显示译码七段显示译码2 A3A2 A1A0 00 01 11 10 00 1 0 1 01 0 1 1 11 1 1

32、10 1 0 0221023AAAAAAAa a 的卡诺图的卡诺图七段显示译码七段显示译码3 A3A2A1A000011110001110110111111010b的卡诺图的卡诺图 A3A2A1A000011110001110111111111001c的卡诺图的卡诺图01012AAAAAb012AAAc七段显示译码七段显示译码4 A3A2A1A000011110001010101011101011d的卡诺图的卡诺图 A3A2A1A000011110001010100011001011e的卡诺图的卡诺图012120102AAAAAAAAAd0102AAAAe七段显示译码七段显示译码5 A3A2A

33、1A000011110001110101111001001f的卡诺图的卡诺图 A3A2A1A000011110000110101111101011g的卡诺图的卡诺图0212013AAAAAAAf1212013AAAAAAAg七段显示译码七段显示译码6 有这些功能端，则可以连接形成多位数字译码显示，如有这些功能端，则可以连接形成多位数字译码显示，如p152图图4.4.6所示。所示。 关于几个特殊功能端：关于几个特殊功能端：74HC4511功能表：功能表：P151表表4.4.9，输出高电平有效，超出范，输出高电平有效，超出范围无显示。围无显示。七段显示译码七段显示译码7 灯测试输入端灯测试输入端L

34、T：LT=0，无论其他输入为什么状态，无论其他输入为什么状态，ag=1，即数码管七段全亮。，即数码管七段全亮。灭零输入灭零输入BL：在：在LT=1时，时， BL =0，无论输入什么，无论输入什么，ag=0，各段字型熄灭。，各段字型熄灭。锁存使能锁存使能LE：在：在LT= BL =1时，时，LE上升沿到来时，输出状上升沿到来时，输出状态被锁存，和输入代码无关。态被锁存，和输入代码无关。EWB七段显示译码七段显示译码8例：由例：由74HC4511构成构成24小时及分钟的译码电路如图所示，小时及分钟的译码电路如图所示， 试分析小时高位是否具有零熄灭功能。试分析小时高位是否具有零熄灭功能。*74139

35、应用举例应用举例将将74139扩展成为扩展成为38线译码器，并结合必要的门电路，线译码器，并结合必要的门电路，实现全加器的功能。实现全加器的功能。EWB数据选择器（数据选择器（MUX）一、一、MUX定义与功能定义与功能二、常用集成数据选择器及应用二、常用集成数据选择器及应用2. 工作原理（以工作原理（以41MUX为例）为例）1.1.双双4选一数据选择器选一数据选择器74LS1532.2.八选一数据选择器八选一数据选择器74LS1511.1.定义定义3. N选一选一MUX的一般表达的一般表达(N2n):4.4.集成数据选择器的应用集成数据选择器的应用iiinImESSYn 12001),.(3.

36、3.具有三态功能的集成数据选择器具有三态功能的集成数据选择器74LS251等，实现线与等，实现线与课堂讨论课堂讨论课堂讨论课堂讨论 用用74151产生产生2变量以及变量以及4变量函数的思路变量函数的思路)15,14,13, 0(),( . 1 mABCDL7415174151的通道选择信号有三位的通道选择信号有三位, ,要产生要产生4 4变量函数变量函数, ,第四个变量第四个变量必定要利用数据通道来发生作用必定要利用数据通道来发生作用. .解决问题的关键在于对逻解决问题的关键在于对逻辑函数表达式的变换辑函数表达式的变换. .即按其中三个变量的最小项来整理表即按其中三个变量的最小项来整理表达式达

37、式. .BABABAL ),( . 2 用用74151产生产生3变量函数的依据和解题步骤变量函数的依据和解题步骤依据：在依据：在74151输出变量的表达式中包含了输出变量的表达式中包含了3变量的所有变量的所有(23=8)最小项最小项,而逻辑函数的最小项表达式具有唯一性而逻辑函数的最小项表达式具有唯一性.步骤：写出逻辑函数的最小项表达式（编号形式）；将步骤：写出逻辑函数的最小项表达式（编号形式）；将74151的通道选择信号和实际的逻辑变量正确对应起来；的通道选择信号和实际的逻辑变量正确对应起来；根据最小项表达式确定各个通道上的数据。根据最小项表达式确定各个通道上的数据。数据选择器的定义与功能数据

38、选择器的定义与功能1. 定义：数字系统中，常要求根据需要从多个数据源中选择一定义：数字系统中，常要求根据需要从多个数据源中选择一个输出到公共的数据端；能实现这个功能的逻辑电路个输出到公共的数据端；能实现这个功能的逻辑电路称做数据选择器（称做数据选择器（MultiplexerMultiplexer，MUXMUX）。）。数据输入数据输入（Inputs）数据输出数据输出（Output）YD0D1D2n-1n位通道选择信号位通道选择信号（Selector） 数据输入：数据输入：N 位位 数据输出：数据输出：1 位位 通道选择信号：通道选择信号：n 位位 满足满足N2n2. 功能功能在地址输入的控制下，

39、从多路输入数据中选择一路输出，在地址输入的控制下，从多路输入数据中选择一路输出，其功能类似于一个单刀多掷开关，其功能类似于一个单刀多掷开关，功能与数据分配器功能相反功能与数据分配器功能相反 设计一个四通道的数据选择器设计一个四通道的数据选择器（组合电路设计步骤）（组合电路设计步骤）I311I2I110I000000001输输 出出Y输输 入入S0S1通道选择信号通道选择信号01数据选择器的基本原理数据选择器的基本原理a. 真值表真值表Y数据输入数据输入（Inputs）BA通道选择信号通道选择信号（Selector）数据输出数据输出（Output）I0I1I3I24-InputsMUXS1S0E

40、YI0I1I3I2b. 逻辑符号逻辑符号)()()()(301201101001ISSISSISSISSEY c. 逻辑函数表达式逻辑函数表达式:E使使 能能4 4通道数据选择器逻辑图通道数据选择器逻辑图P154 图图4.4.20EWB&1Y111I0I1I2I3S1S2E1. 双四选一数据选择器双四选一数据选择器74LS153：内含双四选一数据选择器：内含双四选一数据选择器a.引脚分布图引脚分布图（集成电路封装图）（集成电路封装图）74LS153D22D20D12D10D23D21E2D13D11E1Y2Y1A1A0b. 逻辑符号逻辑符号集成数据选择器及其应用集成数据选择器及其应用1当使能端

41、为当使能端为0 0（有效）时，正常工作，即根据通道选择信号（有效）时，正常工作，即根据通道选择信号从从8 8路数据通道中选择一路输出。路数据通道中选择一路输出。集成数据选择器及其应用集成数据选择器及其应用22. 八选一数据选择器八选一数据选择器74LS151a.逻辑功能：逻辑功能：当使能端为当使能端为1（无效）时，（无效）时，Y总是等于总是等于 0，与通道选择信号，与通道选择信号以及数据通道的状态无关；以及数据通道的状态无关；b. 逻辑符号逻辑符号c.引脚排列引脚排列功能表功能表集成数据选择器的应用集成数据选择器的应用3d. 逻辑函数表达式：逻辑函数表达式：iiiDmEAAAY 70012),

42、(e. 逻辑电路图逻辑电路图&1Y1Y11A211A111A01D0D1D2D3D4D5D6D7E当当A2=1时，时，(2)部分电路工作，部分电路工作，集成数据选择器及其应用集成数据选择器及其应用43. 数据选择器的应用数据选择器的应用a. 数据选择器功能的扩展：数据选择器功能的扩展：位的扩展位的扩展、通道数的扩展通道数的扩展例：试用一片双四选一数据选择器例：试用一片双四选一数据选择器74LS15374LS153和一个或门和一个或门组成一个八选一数据选择器。组成一个八选一数据选择器。解：电路的连接如图所示：解：电路的连接如图所示：1Y（1）（2）A1A0D6D7D5D4D3D2D1D074LS

43、153D22D20D12D10D23D21E2D13D11E1Y2Y1A1A01A2当当A2=0时，时，(1)部分电路工作，部分电路工作，可在可在D0 D3 中选择某个数据；中选择某个数据；可在可在D4 D7中选择某个数据。中选择某个数据。输出端输出端(位数位数)的扩展的扩展字数字数(数据通道数数据通道数)的扩展的扩展集成数据选择器及其应用集成数据选择器及其应用53. 数据选择器的应用数据选择器的应用用用74LS15174LS151实现三人多数表决器的功能实现三人多数表决器的功能11111011110100011110001001000000ZYXL1输输 出出输输 入入 将逻辑变量和将逻辑变

44、量和7415174151的的通道选通道选择信号正确对应起来择信号正确对应起来: : X,Y,Z X,Y,Z C,B,AC,B,A 根据真值表确定根据真值表确定Di的数据的数据D0 D1 D2 D3 D4 D5 D6 D7GABC74LS151ZYX010EWB规定：同意用规定：同意用“1”1”表达、；否决用表达、；否决用“0”0”表达。表达。76531mmmmL )7 , 6 , 5 , 3(mb. 产生逻辑函数：产生逻辑函数：例：用八选一数据选择器和最少的与非门实例：用八选一数据选择器和最少的与非门实现右边功能表的多功能逻辑运算电路。现右边功能表的多功能逻辑运算电路。 （上海交大（上海交大1

45、998考研题）考研题）输入输入输出输出M1 M0F 0 0 0 1 1 0 1 1AA BABA+B数据选择器产生函数数据选择器产生函数6EWB集成数据选择器及其应用集成数据选择器及其应用73. 数据选择器的应用数据选择器的应用c. 实现并行数据到串行数据的转换实现并行数据到串行数据的转换8 1MUXA1A2A0CBAD0D1D2D3D4D5D6D71 8DEMUXA1A0A2F0F1F2F3F4F5F6F7YDd. 多通道数据分时传送：数据分配器与数据选择器联用，多通道数据分时传送：数据分配器与数据选择器联用，发送端由发送端由MUX将各路数据分时送到公共传输线上，接收端将各路数据分时送到公共

46、传输线上，接收端再由分配器将公共传输线上的数据适时分配到相应的输出再由分配器将公共传输线上的数据适时分配到相应的输出端，而两者的地址输入都是同步控制的。端，而两者的地址输入都是同步控制的。 集成数据选择器及其应用集成数据选择器及其应用874LS151功能表功能表D7D7HHHLD6D6LHHLD5D5HLHLD4D4LLHLD3D3HHLLD2D2LHLLD1D1HLLLD0D0LLLLHLXXXHWYS0 （A）S1 （B）S2（C）通道选择信号通道选择信号使能端使能端E输输 出出输输 入入数值比较器数值比较器一、定义与功能一、定义与功能二、集成数二、集成数值值比较器（比较器（7485、74

47、682 ）2. 工作原理工作原理 （以一位为例（以一位为例) )1. 4位集成数值比较器位集成数值比较器74HC852. 集成数值比较器位数的扩展集成数值比较器位数的扩展 并联方式并联方式，运算速度快，运算速度快 P161图图4.4.29 串联方式串联方式，实现起来简单，实现起来简单 P161图图4.4.281.1.定义定义：对两个二进制数进行比较，产生：对两个二进制数进行比较，产生3 3个互相排斥的个互相排斥的输出，分别代表输出，分别代表A=BA=B、ABAB、ABAB三种情况三种情况3. 数值比较器位数的扩展数值比较器位数的扩展一位数值比较器一位数值比较器BAFBA BAFBA ABBAF

48、BA &1AA1BB&1FA=BFAB输输 入入输输 出出ABFABFABFA=B00001010101010011001 真值表真值表数值比较器位数的扩展数值比较器位数的扩展1010A0B0010001A1B1A1 B1FA=BFABA0 B0输输 出出输输 入入输入：两个输入：两个2 2位二进制数位二进制数 A=A1 A0 、B=B1 B0比较两个比较两个2 2位二进制数的大小的电路位二进制数的大小的电路当高位当高位（A1、B1）不相等时，无需比较低位（）不相等时，无需比较低位（A0、B0），），高位比较的结果就是两个数的比较结果。高位比较的结果就是两个数的比较结果。当高位相等时，两数的比

49、较结果由低位比较的结果决定。当高位相等时，两数的比较结果由低位比较的结果决定。用一位数值比较器设计多位数值比较器的原则用一位数值比较器设计多位数值比较器的原则FAB = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B0)1位数值位数值比较器比较器1位数值位数值比较器比较器11A1B1A1B1A1=B1&G1FABA0B0A0B0A0B0A0=B0FABIABFA

50、B3LHLA3B2LHLA3=B3A2B1LHLA3=B3A2=B2A2B0LHLA3=B3A2=B2A1=B1A0=B 1) A=B 如如5-1=45-1=45 5的原码的原码010101011 1的反码的反码11101110+ 0001+ 0001进位进位 1 101000100借位为借位为0 0；差；差01000100用加补码完成减法运算（用加补码完成减法运算（A=B）N N补补（2 2n n) )B B-N-N原原即：即：A AB BA A B B反反+1+1（ 2 2n n）B BN N反反+1=N+1=N补补N N反反+N+N原原=2=2n n-1-12) AB2) AB如如1-5

51、=-41-5=-4用加补码完成减法运算用加补码完成减法运算AB1 1的原码的原码000100015 5的反码的反码10101010+ 0001+ 0001_进位进位 0 0110011000 0表明向高位借表明向高位借1 1位位向高位借了一位结果才等于向高位借了一位结果才等于11001100，说明实际结果应该是说明实际结果应该是1100-100001100-10000，即即- -（10000-110010000-1100）= -(0100)= -(0100)1）A B 0的情况。的情况。2）A B 0的情况。的情况。结果结果表明，在表明，在AB 0时，如时，如加补进位信号为加补进位信号为1，所

52、得的差，所得的差就是差的原码。就是差的原码。在在AB 0时，如加补的进时，如加补的进位信号位信号为为0 0，所得的差是，所得的差是差绝对值的补码。差绝对值的补码。A=0101 ，B=0001A= 0001 ，B=0101用加补码完成减法运算用加补码完成减法运算0110输出为原码的输出为原码的4 4位减法运算逻辑图位减法运算逻辑图PLD：是一种可以由用户定义和设置逻辑功能的器件。逻是一种可以由用户定义和设置逻辑功能的器件。逻 辑功能实现灵活、集成度高、处理速度快、可靠性高辑功能实现灵活、集成度高、处理速度快、可靠性高 结构结构 表示方法表示方法：连接方式、基本门电路的表示方式、编：连接方式、基本

53、门电路的表示方式、编 程连接技术、浮栅程连接技术、浮栅MOS管开关管开关 分类分类 组合逻辑电路的组合逻辑电路的PLD实现实现组合可编程逻辑器件组合可编程逻辑器件 可由或阵列通过三态门直接输出，构成组合输出；可由或阵列通过三态门直接输出，构成组合输出； 也通过寄存器输出，构成时序方式输出也通过寄存器输出，构成时序方式输出。与门与门阵列阵列或门或门阵列阵列乘积项乘积项和项和项PLD主体主体输入输入电路电路输入信号输入信号互补互补输入输入输出输出电路电路输出函数输出函数反馈输入信号反馈输入信号PLD的基本结构的基本结构输 出 或门阵列 与门阵列 输 入 B A Y Z (b) 与门与门阵列阵列或门

54、或门阵列阵列乘积项乘积项和项和项互补互补输入输入PLD主体主体1、连接的方式、连接的方式PLD的逻辑符号表示方法的逻辑符号表示方法1被编程接通单元被编程接通单元硬线连接单元硬线连接单元被编程擦除单元被编程擦除单元2、基本门电路的表示方式、基本门电路的表示方式L1=ABC与门与门A B C DL1或门或门L2=A+B+C+DDA B CL2三态输出缓冲器三态输出缓冲器输出恒等于输出恒等于0 0的与门的与门输出为输出为“悬浮悬浮”的的1 1的与门的与门输入缓冲器输入缓冲器A A B BL3A A B BL3A A B BL4 A AA AEN EN AAAPLD的逻辑符号表示方法的逻辑符号表示方法

55、23、编程连接技术、编程连接技术 L VCC A B C D 熔丝熔丝 PLD表示的与门表示的与门熔丝工艺的与门原理图熔丝工艺的与门原理图A B C DLCMOS工艺的与门原理图（工艺的与门原理图（P173）：利用浮栅）：利用浮栅MOS管代替熔丝管代替熔丝浮浮栅栅MOS管管编程断开编程断开叠栅注入叠栅注入MOS(SIMOS)管管：紫外光擦除紫外光擦除浮栅隧道氧化层浮栅隧道氧化层MOS ( Flotox MOS)管管：电擦除电擦除快闪快闪(Flash)叠栅叠栅MOS管管：电擦除电擦除PLD的逻辑符号表示方法的逻辑符号表示方法3 当浮栅上带有负电荷时，使得当浮栅上带有负电荷时，使得MOS管的开启电

56、压变高，如管的开启电压变高，如果给控制栅加上果给控制栅加上VT1控制电压，控制电压，MOS管仍处于截止状态。管仍处于截止状态。若要擦除，可用若要擦除，可用紫外线或紫外线或X射线，距管子射线，距管子2厘米处照射厘米处照射15-20分钟。分钟。 当浮栅上没有电荷时，给控制栅加上大于当浮栅上没有电荷时，给控制栅加上大于VT1的控制电压的控制电压 ，MOS管导通。管导通。a.叠栅注入叠栅注入MOS(SIMOS)管管25V25VGND5V5VGND iD VT1 VT2 vGS 浮栅无电子 O 编程前 iD VT1 VT2 vGS 浮栅无电子 浮栅有电子 O 编程前 编程后 叠栅注入叠栅注入MOS(SI

57、MOS)管管15V5VGND5V5VGND导通导通截止截止叠栅注入叠栅注入MOS(SIMOS)管管2 L T1 T2 T3 T4 A B C D VCC L=BC连接连接连接连接断开断开断开断开连接连接连接连接断开断开断开断开1 1 1 1叠栅注入叠栅注入MOS(SIMOS)管管3浮栅延长区与漏区浮栅延长区与漏区N+之间的之间的交叠处有一个厚度约为交叠处有一个厚度约为80A (埃埃)的薄绝缘层的薄绝缘层遂道区。遂道区。当遂道区的电场强度大到一当遂道区的电场强度大到一定程度，使漏区与浮栅间出定程度，使漏区与浮栅间出现导电遂道，形成电流将浮现导电遂道，形成电流将浮栅电荷泄放掉。栅电荷泄放掉。遂道遂

58、道MOS管管是用电擦除的，是用电擦除的，擦除速度快。擦除速度快。 N+ N+ 隧隧道道 P P型型衬衬底底 源源极极s s 控控制制栅栅g gc c 漏漏极极d d 浮浮栅栅d s gc gf b.浮栅隧道氧化层浮栅隧道氧化层MOS(Flotox MOS)管管 浮栅隧道氧化层浮栅隧道氧化层MOS(Flotox MOS)管管结构特点结构特点: : 1.闪速存储器存储单元闪速存储器存储单元MOS管的源极管的源极N+区大于漏极区大于漏极N+区，而区，而SIMOS管的源极管的源极N+区和漏极区和漏极N+区是对称的；区是对称的； 2. 浮栅到浮栅到P型衬底间的氧化型衬底间的氧化绝缘层比绝缘层比SIMOS管的更薄。管的更薄。c.快闪快闪叠栅叠栅MOS管开关管开关 （