数字电路综合设计

1、数字电路综合设计数字电路综合设计电子实验中心电子实验中心课程要求课程要求 本课程分四次实验进行，每次4学时。实验一人一组，四次实验安排如下： 第一次：EDA相关理论知识讲解；介绍QUARTUS II 软件的使用方法，完成流水灯的设计，仿真和下载实现； 第二次：介绍课程设计课题要求及相关的理论知识，自行进行相关模块的设计及仿真； 第三次：继续完成整个课程设计课题的设计与实现； 第四次：课程设计课题的检查及提问答辩。课程完成后提交课程设计总报告。 最后成绩评定：考勤+平时实验情况+课程设计报告+最后检查及答辩。1.1 1.1 电子设计自动化技术及其发展电子设计自动化技术及其发展 EDA：Elect

2、ronic Design Automation EDA 技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。主要能辅助进行三方面的设计工作：IC设计，电子电路设计以及PCB设计。 1 1、EDAEDA介绍介绍 利用利用EDA技术进行电子系统的设计，具有以下几个技术进行电子系统的设计，具有以下几个特点特点： 用软件的方式设计硬件； 用软件方式设计的系统到硬件系统的转换是由有关 的开发软件自动完成的； 设计过程中可用有关软件进行各种仿真； 系统可现场编程，在线升级； 整个系统可集成在一

3、个芯片上，体积小、功耗低、 可靠性高。 因此，EDA技术是现代电子设计的发展趋势。1.2 EDA1.2 EDA技术的主要内容技术的主要内容 1. 大规模可编程逻辑器件大规模可编程逻辑器件 FPGA: Field Programmable Gate Array CPLD: Complex Programmable Logic DeviceSOC: System On Chip 2. 硬件描述语言硬件描述语言(HDL) HDL VHDLVerilog HDLABELAHDLSystemVerilogSystemC 英文全名是英文全名是VHSIC (Very High Speed Integrate

4、d Circuit) Hardware Description Language 3. 软件开发工具软件开发工具Altera公司:MAX+PLUSII和QuartusIIXilinx公司：Foundation和ISELattice公司：ispEXPERT 4. 实验开发系统实验开发系统 实验开发系统提供芯片下载电路及EDA实验/开发的外围资源，以供硬件验证用。一般包括： 实验或开发所需的各类基本信号发生模块，包括时钟、脉冲、高低电平等； FPGA/CPLD输出信息显示模块，包括数码显示、发光管显示、声响指示等； FPGA/CPLD目标芯片和编程下载电路。课程设计实验板课程设计实验板硬件测试测试

5、电路仿真器功能仿真行为仿真时序仿真VHDL仿真器门级时序仿真功能仿真编程、下载编程器/下载电缆VHDL/Verilog网表熔丝图、SRAM文件、自动优化、布局、布线/适配FPGA/CPLD布线/适配器(EDIF,XNF,VHDL)网表文件VHDL源程序逻辑综合、优化VHDL综合器生成VHDL源程序图形编辑器文本编辑器1.3 1.3 面向面向FPGA/CPLDFPGA/CPLD的开发流程的开发流程 1、 设计输入设计输入 图形输入图形输入 原理图输入原理图输入状态图输入状态图输入波形图输入波形图输入 硬件描述语言文本输入硬件描述语言文本输入 2. 逻辑综合逻辑综合 所谓逻辑综合，就是将电路的高级

6、语言描述(如HDL、原理图或状态图形的描述)转换成低级的，可与FPGA/CPLD或构成ASIC的门阵列基本结构相映射的网表文件。 3. 目标器件的布线目标器件的布线/适配适配 所谓逻辑适配，就是将由综合器产生的网表文件针对某一具体的目标器进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、布线与操作等，配置于指定的目标器件中，产生最终的下载文件。 4. 目标器件的编程目标器件的编程/下载下载 如果编译、综合、布线/适配和行为仿真、功能仿真、时序仿真等过程都没有发现问题，即满足原设计的要求，则可以将由布线/适配器产生的配置/下载文件通过编程器或下载电缆载入目标芯片FPGA或CPLD中。

7、5. 设计过程中的有关仿真设计过程中的有关仿真 行为仿真行为仿真：将VHDL设计源程序直接送到VHDL仿真器中所进行的仿真。该仿真只是根据VHDL的语义进行的，与具体电路没有关系。 功能仿真功能仿真：将综合后的VHDL网表文件再送到VHDL仿真器中所进行的仿真。 时序仿真时序仿真：将布线器/适配器所产生的VHDL网表文件送到VHDL仿真器中所进行的仿真。 6. 硬件测试硬件测试 所谓硬件测试，就是FPGA或CPLD直接用于应用系统的设计中，将下载文件下载到FPGA后，对系统的设计进行的功能检测的过程。 硬件测试的目的，是为了在真实的环境中检验VHDL设计的运行情况。 2、 QuartusII的

8、使用方法（以的使用方法（以8位流水灯的设计，仿真与实现为例）位流水灯的设计，仿真与实现为例）18流水灯实验原理流水灯实验原理p流水灯是一种效果灯光，它通过按固定的规律将流水灯是一种效果灯光，它通过按固定的规律将LED点亮或熄灭点亮或熄灭 p上图给出了一种简单的流水灯状态变化示意图，上图给出了一种简单的流水灯状态变化示意图，用逻辑电路控制用逻辑电路控制8个个LED灯，始终保持灯，始终保持7亮亮1暗，暗，在脉冲信号在脉冲信号CP的推动下循环流动；的推动下循环流动；p将灯亮用将灯亮用1表示，灯灭用表示，灯灭用0表示；表示；p使用八进制计数器产生使用八进制计数器产生74LS138地址端所需的地址端所需

9、的8个个地址信号，将计数输出地址信号，将计数输出Q0、Q1、Q2分别接入分别接入74LS138的的A0、A1、A2，为计数器提供低频连续，为计数器提供低频连续脉冲脉冲CP，即可在，即可在74LS138的的8个输出端获得流水灯个输出端获得流水灯的连续状态输出的连续状态输出 八进制计数器可以通过将八进制计数器可以通过将3个个JK或或D触发器触发器先组成先组成T触发器，然后再级联为异步计数器触发器，然后再级联为异步计数器 一、准备一、准备1、使用使用QuartusII软件之前，请确保软件已正常破解软件之前，请确保软件已正常破解n若启动若启动QuartusII时看到如下注册许可界面，则说明软件时看到如

10、下注册许可界面，则说明软件尚未注册许可，需要进行认证后才能正常使用：尚未注册许可，需要进行认证后才能正常使用：n开始菜单开始菜单运行运行中输入命令：中输入命令：cmd，打开，打开dos命令窗；命令窗；n在命令窗中输入：在命令窗中输入： ipconfig/all，即列出本机物理地址，即列出本机物理地址physiccal address；n用记事本打开本机用记事本打开本机D:Altera目录下的目录下的License.Dat文件，文件，将其中的将其中的Host ID替换为本机的物理地址即完成破解。替换为本机的物理地址即完成破解。（替换时需注意不能插入空格并去掉符号（替换时需注意不能插入空格并去掉符

11、号“-” ）n保存文件并关闭，重启保存文件并关闭，重启Quartus，注册许可界面已消失。，注册许可界面已消失。20p若注册请求界若注册请求界面还未消失面还未消失p请按请按左图左图选择选择p在在下图下图中重设中重设文件指向路径文件指向路径2、Quartus II 13.1主界面操作环境主界面操作环境221、Project Navigator（工程管理器）（工程管理器）3、Message window（信息窗口）（信息窗口）2、Status window（状态窗口）（状态窗口）4、工作区域、工作区域3、常用工具栏、常用工具栏23下载按钮下载按钮编译按钮编译按钮4、开发流程、开发流程24打开打开Q

12、uartus II 13.1软件软件创建保存工程文件的文件夹创建保存工程文件的文件夹创建新的工程创建新的工程创建新的设计文件创建新的设计文件（原理图，（原理图，VHDL代码，波形图等）代码，波形图等）编译编译定义引脚定义引脚pin仿真仿真重新编译后下载重新编译后下载测试并记录结果测试并记录结果工程创建时的准备工作工程创建时的准备工作pQuartusII通过通过“工程（工程（Project）”来管来管理设计文件，理设计文件，必须必须为此工程创建一个放置与此为此工程创建一个放置与此工程相关的所有设计文件的文件夹；工程相关的所有设计文件的文件夹；p此此文件夹名不宜用中文文件夹名不宜用中文，也最好不要

13、用数字，也最好不要用数字，应放到磁盘上容易找到的地方，不要放在软件应放到磁盘上容易找到的地方，不要放在软件的安装目录中；的安装目录中；p建立完工程文件夹后再进行后续操作建立完工程文件夹后再进行后续操作25二、在二、在QuartusII13.1环境下建立工程环境下建立工程1、工程创建向导、工程创建向导26工程文件名，建立在用户工程文件名，建立在用户自己的目录下，自己的目录下，不要使用不要使用软件的安装目录或系统目软件的安装目录或系统目录录选择文件的存放路径选择文件的存放路径顶层实体名，一般和工程顶层实体名，一般和工程名相同名相同文件菜单文件菜单基于已有项目创建工程基于已有项目创建工程（一般（一般

14、 不使用）不使用）设置完毕后单击设置完毕后单击“Next”2、为创建的工程添加设计文件、为创建的工程添加设计文件27添加用户的设计文件添加用户的设计文件-选中待添加的文件后点击选中待添加的文件后点击“Add”，若暂无文件，若暂无文件，直接点击直接点击“Next”设置完毕后单击设置完毕后单击“Next”3、器件选择、器件选择28选择选择FPGA器件型号器件型号选择选择FPGA器件所器件所属系列属系列实验开发板所使用的器件为实验开发板所使用的器件为ALtera公司公司Cyclone IV E系列系列（Family）的的EP4CE15E22C8（Avaliable devices）设置完毕后单击设置

15、完毕后单击“Next”4、EDA 工具设置工具设置29选择第三方选择第三方EDA仿真仿真工具（工具（ModelSim-Altera）设置完毕后单击设置完毕后单击“Next”5、完成、完成!30工程创建完毕，在工程管理器界工程创建完毕，在工程管理器界面出现所选用的器件系列、器件面出现所选用的器件系列、器件名及工程文件名；名及工程文件名；单击单击“Finish”，完成工程创建，完成工程创建综上所述，创建工程时的几个步骤如下：综上所述，创建工程时的几个步骤如下：（1）指定工程所在的工作库文件夹、工程名及设）指定工程所在的工作库文件夹、工程名及设计实体名；计实体名；（2）将设计文件加入工程中，若无设计

16、文件直接）将设计文件加入工程中，若无设计文件直接跳过；跳过；（3）选择目标芯片（开发板上的芯片类型）；）选择目标芯片（开发板上的芯片类型）；（4）选择仿真工具类型；）选择仿真工具类型；（5）完成创建。）完成创建。 工程建立后，若需要新增设计文件，可以通工程建立后，若需要新增设计文件，可以通过过菜单项菜单项Project /Add_Remove在工在工程中添加新建立的设计文件，也可以删除不需要程中添加新建立的设计文件，也可以删除不需要的设计文件。编译时将按此选项卡中列出的文件的设计文件。编译时将按此选项卡中列出的文件处理。处理。3132三、在三、在QuartusII工程下建立设计文件工程下建立设

17、计文件1、在、在File菜单下点击菜单下点击“New”，即弹出新建文件窗口，即弹出新建文件窗口QuartusII支持原理图输入、支持原理图输入、VHDL语言输入等语言输入等多种设计输入方式多种设计输入方式原理图文件原理图文件VHDL文件文件波形图文件波形图文件2、原理图设计文件创建方法、原理图设计文件创建方法33原理图编辑区绘图辅助工具 (1) 上图中，选择上图中，选择Block Diagram/Schematic File，点击，点击ok后即得如下界面：后即得如下界面：(2) 打开元件库，调用内置元件及端口打开元件库，调用内置元件及端口在绘图区双击鼠标左键，即弹出添加元件的窗口在绘图区双击鼠

18、标左键，即弹出添加元件的窗口34在此输入已在此输入已知的元件名，知的元件名，可以快速地可以快速地调出元件或调出元件或信号端口并信号端口并预览预览这里可查看这里可查看库中所有的库中所有的元件或端口元件或端口p绘图辅助工具栏介绍绘图辅助工具栏介绍351、画线及选择工具画线及选择工具2、文本工具、文本工具3、符号工具，点击后可调、符号工具，点击后可调出前面添加元件的窗口出前面添加元件的窗口4、窗口缩放工具窗口缩放工具5、窗口全屏显示，按、窗口全屏显示，按“ESC”退出退出注意：使用注意：使用窗口缩放工具窗口缩放工具按钮后，请按钮后，请切换回切换回画线及选择画线及选择工具工具按钮，才能对绘图进行编辑。

19、按钮，才能对绘图进行编辑。其余工具按钮不常用，其余工具按钮不常用，这里不介绍这里不介绍选中后，右键放大，左键缩小选中后，右键放大，左键缩小p分别输入分别输入“input”和和“74138”时时的预览窗口的预览窗口36输入输入74138，库里已有的，库里已有的元件会预览在这里元件会预览在这里输入输入INPUT，库里已有的，库里已有的端口符号会预览在这里端口符号会预览在这里单击单击OK，即可将预览的，即可将预览的端口符号端口符号/元件元件放置放置在绘图区在绘图区37p从符号库中调出从符号库中调出JKFF、74138、VCC、GND、INPUT、OUTPUT等符号等符号/端口，排放整齐端口，排放整齐

20、;p完成画线连接操作完成画线连接操作n鼠标放到端点处，会自动变为鼠标放到端点处，会自动变为小十字形小十字形，按下左，按下左键拖动到目标处，释放后即完成本次画线操作键拖动到目标处，释放后即完成本次画线操作n若要画折线，在转折处单击一次左键，继续拖动若要画折线，在转折处单击一次左键，继续拖动即可；即可；p为为INPUT、OUTPUT端口命名端口命名：双击该输出：双击该输出端口，在弹出的窗口中输入名称即可。端口，在弹出的窗口中输入名称即可。调用元件库中基本数字电路分立元件完成的调用元件库中基本数字电路分立元件完成的8位流水灯电路原理图：位流水灯电路原理图：调用LPM宏功能模块方法介绍(以计数器为例)

21、在原理图编辑模式下，双击鼠标左键，在弹出的库文件中打开在原理图编辑模式下，双击鼠标左键，在弹出的库文件中打开megafunctions文文件夹，选择需要的件夹，选择需要的LPM宏模块，设置参数后即可放置在原理图中。宏模块，设置参数后即可放置在原理图中。3、VHDL程序设计文件创建方法程序设计文件创建方法VHDL文件文件保存文件名与实保存文件名与实体名一致体名一致设置置顶，并编译当前的设置置顶，并编译当前的VHDLVHDL文件文件在图示位置菜单中选择在图示位置菜单中选择“Set as Top-Level Entity”启动全程编译启动全程编译若出现报错，根据提若出现报错，根据提示，排查错误示，排

22、查错误创建用户自己的元件符号创建用户自己的元件符号在图示位置菜单中选择在图示位置菜单中选择“Creat Symbol File for Current File”将自己的设计描述生成元件将自己的设计描述生成元件符号，供原理图方式调用符号，供原理图方式调用（自己设计的元件在元件库（自己设计的元件在元件库的的project文件夹内）文件夹内）522022-6-16调用元件库中调用元件库中LPM计数器，用计数器，用VHDL实现实现3-8译码器完成的译码器完成的8位流水灯：位流水灯：54四、全程编译四、全程编译选择菜单选择菜单Processing-Start Compilation，或者单击或者单击

23、按钮，即启按钮，即启动了完全编译动了完全编译完成输入设计后，进行全程编译，步骤如下：完成输入设计后，进行全程编译，步骤如下：关于全程编译关于全程编译55p启动全程编译：启动全程编译：n选择选择Processing/Start Compilation,自动完成分析、自动完成分析、排错、综合、适配、汇编及时序分析的全过程。排错、综合、适配、汇编及时序分析的全过程。p编译过程中，错误信息通过下方的信息栏指示（红编译过程中，错误信息通过下方的信息栏指示（红色字体）。色字体）。p双击错误信息，可以定位到错误所在处，改正后再双击错误信息，可以定位到错误所在处，改正后再次进行编译直至排除所有错误；次进行编译

24、直至排除所有错误；p编译成功后，会弹出编译报告，显示相关编译信息。编译成功后，会弹出编译报告，显示相关编译信息。 工程编译完成后，设计结果是否满足设计要工程编译完成后，设计结果是否满足设计要求，可以通过时序仿真来分析；求，可以通过时序仿真来分析；时序仿真主要包含如下的设置步骤：时序仿真主要包含如下的设置步骤：n打开波形编辑器；打开波形编辑器；n设置仿真时间区域；设置仿真时间区域；n波形文件存盘；波形文件存盘；n将端口节点信号选入波形编辑器中；将端口节点信号选入波形编辑器中；n编辑输入波形（输入激励信号）；编辑输入波形（输入激励信号）；n总线数据格式设置总线数据格式设置n启动仿真器启动仿真器n观

25、察仿真结果（波形编辑文件及产生的波形报告文件分观察仿真结果（波形编辑文件及产生的波形报告文件分开显示）开显示）n若无法观察完整波形，可以使用热键若无法观察完整波形，可以使用热键Ctrl+W,即可看到即可看到完整的仿真波形。也可使用鼠标左右键，方法如下：完整的仿真波形。也可使用鼠标左右键，方法如下：56选中后，右键放大，左键缩小选中后，右键放大，左键缩小顺顺序序并并不不是是唯唯一一的的五、时序仿真五、时序仿真1、建立波形矢量文件、建立波形矢量文件2、添加引脚节点、添加引脚节点57添加引脚节点（续）添加引脚节点（续）58在在Filter下选择下选择“Pins：unassigned”，再单击，再单击

26、“List”，列出引脚端口，列出引脚端口”在在Nodes Found下方的列下方的列表下选择所列出表下选择所列出的端口，将其拖的端口，将其拖放到波形文件的放到波形文件的引脚编辑区引脚编辑区3、设置仿真时间长度、设置仿真时间长度59默认为默认为1us，这里将其设置为，这里将其设置为100us4、设置仿真时间周期、设置仿真时间周期60默认为默认为10ns，由于竞争冒险的存，由于竞争冒险的存在，在仿真时信号波形和大量毛在，在仿真时信号波形和大量毛刺混叠在一起，影响仿真结果刺混叠在一起，影响仿真结果因此，这里设置为因此，这里设置为500ns5、编辑输入端口信号、编辑输入端口信号61窗口缩放（左窗口缩放

27、（左键放大，右键键放大，右键缩小）缩小）已编辑好的时钟波形已编辑好的时钟波形选中选中CP后，点击后，点击此符号，直接编此符号，直接编辑周期脉冲信号辑周期脉冲信号6、启动启动时序仿真时序仿真62分析波形可见，与分析波形可见，与74LS138功能真值表一致，结果正确功能真值表一致，结果正确低电平看做灯灭，低电平看做灯灭，高电平看做灯亮。高电平看做灯亮。窄尖峰为冒险引起，窄尖峰为冒险引起，不影响逻辑功能。不影响逻辑功能。六、引脚锁定及下载测试。六、引脚锁定及下载测试。 63v引脚锁定以实际的实验系统选用的芯片为准引脚锁定以实际的实验系统选用的芯片为准v引脚锁定方法：引脚锁定方法：在菜单下依次选择在菜

28、单下依次选择Assignments/Pin plannerp双击编辑窗口对应引脚的双击编辑窗口对应引脚的Location，根，根据端口名选择引脚号据端口名选择引脚号p相应的引脚号已标注在实验板上相应的引脚号已标注在实验板上1 1、引脚锁定、引脚锁定64对设计进行引脚锁定对设计进行引脚锁定双击双击“Location”下方的表格框，弹出指定下方的表格框，弹出指定器件的引脚列表，选择用户自定义的引脚。器件的引脚列表，选择用户自定义的引脚。652、再次执行全程编译（必要步骤）、再次执行全程编译（必要步骤）n启动下载：启动下载：单击单击ToolsProgrammer,即启动下载界即启动下载界面面n在下载

29、界面选择单击在下载界面选择单击Hardware Setup按钮选择下载按钮选择下载器，在弹出菜单中双击选择器，在弹出菜单中双击选择USB-Blaster ，再单击，再单击close。663、下载、下载n编程下载：编程下载：在配置文件（在配置文件（*.sof或或*.pof）信息窗）信息窗口处（屏幕右下大半区域），口处（屏幕右下大半区域），n勾选勾选program/configure,n然后单击然后单击start按钮，即开始配置按钮，即开始配置/编程；编程；6768当下载窗口右上角当下载窗口右上角progress显示出显示出100%，表示下载成功；，表示下载成功；在实验板上观察运行结果是否符合要求

30、。在实验板上观察运行结果是否符合要求。n若编程器自身有若编程器自身有故障或者未正确连接故障或者未正确连接，则不能，则不能编程编程/配置配置，底部的信息栏会有红色字体的信息提示，这时需要检查编程底部的信息栏会有红色字体的信息提示，这时需要检查编程器的连接。器的连接。n解决方法：将下载线与解决方法：将下载线与PC机机USB连接线断开，插入，重试连接线断开，插入，重试下载。下载。696、故障处理、故障处理设计课题：乐曲演奏电路设计 课程设计要求课程设计要求p1. 设计一个乐曲硬件演奏电路，通过数字逻辑电路设计一个乐曲硬件演奏电路，通过数字逻辑电路控制蜂鸣器演奏指定的乐曲；控制蜂鸣器演奏指定的乐曲；p

31、2. 使用数字电路实验板上的使用数字电路实验板上的FPGA器件（器件（EP4CE15E22C8）作为硬件电路平台，使用板载的）作为硬件电路平台，使用板载的蜂鸣器作为发声元件；蜂鸣器作为发声元件；p3. 在在QuartusII环境下，设计各单元电路（可用原理环境下，设计各单元电路（可用原理图、图、VHDL和和LMP模块设计），并将各单元电路按模块设计），并将各单元电路按各自对应关系相互连接，构成乐曲硬件演奏电路，各自对应关系相互连接，构成乐曲硬件演奏电路，进行编译及仿真；进行编译及仿真；p4. 将设计下载到实验板上验证乐曲演奏的效果。将设计下载到实验板上验证乐曲演奏的效果。 一、乐曲发声原理：一

32、、乐曲发声原理：n乐曲中的每一音符对应着一个特定的频率（乐曲中的每一音符对应着一个特定的频率（见表见表1 1），），要想要想FPGA发出不同音符的音调，实际上只要控制它发出不同音符的音调，实际上只要控制它输出相应音符的频率即可。输出相应音符的频率即可。 n乐曲都是由一连串的音符组成，因此按照乐曲的乐谱乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在喇叭上连依次输出这些音符所对应的频率，就可以在喇叭上连续地发出各个音符的音调。续地发出各个音符的音调。n组成乐曲的每个音符的发音频率值及其持续的时间是组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能够连续演奏所

33、需要的两个基本要素。乐曲能够连续演奏所需要的两个基本要素。设计原理：设计原理：表表1 音符与频率关系对照表音符与频率关系对照表音名频率（Hz）音名频率（Hz）音名频率（Hz）低音1261.1中音1523.3高音11049.5低音2293.7中音2587.3高音21174.7低音3329.6中音3659.3高音31318.5低音4349.2中音4698.5高音41396.9低音5392中音5784高音51568低音6440中音6880高音61760低音7493.9中音7987高音71975.5二、硬件电路的发声原理：二、硬件电路的发声原理： 声音的频谱范围约在几十到几声音的频谱范围约在几十到几k

34、Hz，若，若能利用程序来控制能利用程序来控制FPGA芯片某个引脚按照一芯片某个引脚按照一定的顺序输出一定频率的矩形波，接上喇叭就定的顺序输出一定频率的矩形波，接上喇叭就能发出相应频率的声音，其原理框图如下：能发出相应频率的声音，其原理框图如下：乐曲演奏电路实现原理框图乐曲演奏电路实现原理框图三、设计过程：三、设计过程：p1、创建一个新的设计工程、创建一个新的设计工程p2、用、用VHDL语言设计语言设计16分频器分频器，并生成逻辑符号块；，并生成逻辑符号块；p3、用、用VHDL语言设计语言设计数控分频器数控分频器，并生成逻辑符号块；，并生成逻辑符号块；p4、用、用VHDL语言或调用语言或调用LP

35、M-rom设计设计分频数预置器分频数预置器，并生成逻辑符号，并生成逻辑符号 块；块；p5、调用、调用LPM-counter产生一个计数器，用产生一个计数器，用JK触发器实现一个触发器实现一个2分频器（分频器（ 即一个即一个T 触发器）；触发器）；p6、添加输入及输出端口，并完成电路连接；、添加输入及输出端口，并完成电路连接；p7、编译、编译;p8、锁定引脚，晶体振荡器时钟输入为、锁定引脚，晶体振荡器时钟输入为Pin23（16MHz信号），计数器时钟信号），计数器时钟 输入（输入（1Hz或或 2Hz信号）和清零信号信号）和清零信号 ，蜂鸣器（喇叭）输出用导线通，蜂鸣器（喇叭）输出用导线通 开放接口连接；开放接口连接；p9、再次编译、再次编译;p10、器件下载。、器件下载。p11、听乐曲验证结果。、听乐曲验证结果。1. 1. 通过通过QuartusIIQuartusII建立一个新工程；建立一个新工程；n工程名命名格式约定