第9章verilog_HDL_程序设计课件

1、第第9章章 Verilog设计进阶设计进阶9.1 加法器设计加法器设计（1）级连加法器）级连加法器module add_jl(sum,cout,a,b,cin);input7:0 a,b;input cin;output7:0 sum;output cout;full_add1 f0(a0,b0,cin,sum0,cin1); full_add1 f1(a1,b1,cin1,sum1,cin2);full_add1 f2(a2,b2,cin2,sum2,cin3);full_add1 f3(a3,b3,cin3,sum3,cin4);full_add1 f4(a4,b4,cin4,sum4,c

2、in5);full_add1 f5(a5,b5,cin5,sum5,cin6);full_add1 f6(a6,b6,cin6,sum6,cin7);full_add1 f7(a7,b7,cin7,sum7,cout);endmodule8位级连加法器代码位级连加法器代码（2）数据流描述的加法器）数据流描述的加法器 module add_bx(cout,sum,a,b,cin);parameter WIDTH=8; input cin; output cout;inputWIDTH-1:0 a,b; outputWIDTH-1:0 sum; assign cout,sum=a+b+cin;en

3、dmodule全部由逻辑门实现全部由逻辑门实现（3） 8位超前进位加法器位超前进位加法器 module add_ahead(sum,cout,a,b,cin);input7:0 a,b;input cin;output7:0 sum;output cout;wire7:0 G,P;wire7:0 C,sum;assign G0=a0&b0; assign P0=a0|b0;assign C0=cin;assign sum0=G0P0C0;assign G1=a1&b1; assign P1=a1|b1;assign C1=G0|(P0&cin);assign sum1=

4、G1P1C1;assign G2=a2&b2; assign P2=a2|b2;assign C2=G1|(P1&C1);assign sum2=G2P2C2;assign G3=a3&b3;assign P3=a3|b3;assign C3=G2|(P2&C2);assign sum3=G3P3C3;assign G4=a4&b4;assign P4=a4|b4;assign C4=G3|(P3&C3);assign sum4=G2P2C2;assign G5=a5&b5; assign P5=a5|b5;assign C5=G4|(P

5、4&C4);assign sum5=G5P5C5;assign G6=a6&b6;assign P6=a6|b6;assign C6=G5|(P5&C5);assign sum6=G6P6C6;assign G7=a7&b7; assign P7=a7|b7;assign C7=G6|(P6&C6);assign sum7=G7P7C7;assign cout=G7|(P7&C7); endmodule（4）流水线加法器）流水线加法器 module adder8(cout,sum,a,b,cin,enable);input7:0 a,b; inp

6、ut cin,enable;output7:0 sum; reg7:0 sum;output cout;reg cout;reg3:0 tempa,tempb,firsts; reg firstc;always (posedge enable)beginfirstc,firsts=a3:0+b3:0+cin;tempa=a7:4; tempb=b7:4;endalways (posedge enable)begincout,sum7:4=tempa+tempb+firstc;sum3:0=firsts;endendmodule9.2 乘法器乘法器module mult(outcome,a,b)

7、;parameter size=8;inputsize:1 a,b;output2*size:1 outcome;assign outcome=a*b;endmodule（1）并行乘法器）并行乘法器利用利用Verilog语言的乘法操作符，可很容语言的乘法操作符，可很容易地实现并行乘法器，并可由易地实现并行乘法器，并可由EDA综合软综合软件自动转化为电路网表结构件自动转化为电路网表结构o88并行乘法器的门级综合原理图并行乘法器的门级综合原理图 （2）移位相加乘法器）移位相加乘法器o移位相加乘法器将乘法移位相加乘法器将乘法变为加法实现，其设计变为加法实现，其设计思路是：乘法通过逐次思路是：乘法通过

8、逐次移位相加实现，每次判移位相加实现，每次判断乘数的最低位，若为断乘数的最低位，若为1则将被乘数移位相加。则将被乘数移位相加。44移位相加乘法操作示意图移位相加乘法操作示意图8 8位移位相加乘法器顶层设计位移位相加乘法器顶层设计 8位移位相加乘法器时序仿真波形位移位相加乘法器时序仿真波形（3）加法树乘法器）加法树乘法器 【例9.7】 8位加法树乘法器module add_tree(out,a,b,clk);input7:0 a,b; input clk; output wire15:0 out;wire14:0 out1,c1; wire12:0 out2; wire10:0 out3,c2;

9、wire8:0 out4; reg14:0 temp0; reg13:0 temp1;reg12:0 temp2; reg11:0 temp3; reg10:0 temp4;reg9:0 temp5; reg8:0 temp6; reg7:0 temp7;function7:0 mult8x1;/该函数实现81乘法input7:0 operand; input sel;begin mult8x1=(sel)?(operand):8b00000000; endendfunctionalways (posedge clk)/调用函数实现操作数b各位与操作数a的相乘begintemp7=mult8x

10、1(a,b0);temp6=(mult8x1(a,b1)1);temp5=(mult8x1(a,b2)2);temp4=(mult8x1(a,b3)3);temp3=(mult8x1(a,b4)4);temp2=(mult8x1(a,b5)5);temp1=(mult8x1(a,b6)6);temp0=(mult8x1(a,b7)7);endassign out1=temp0+temp1;/加法树运算assign out2=temp2+temp3;assign out3=temp4+temp5;assign out4=temp6+temp7;assign c1=out1+out2;assign

11、 c2=out3+out4;assign out=c1+c2;endmodule（4）查找表乘法器）查找表乘法器o查找表乘法器将乘积直接存放在存储器中，将操作数查找表乘法器将乘积直接存放在存储器中，将操作数（乘数和被乘数）作为地址访问存储器，得到的输出（乘数和被乘数）作为地址访问存储器，得到的输出数据就是乘法运算的结果。数据就是乘法运算的结果。o查找表方式的乘法器速度只局限于所使用存储器的存查找表方式的乘法器速度只局限于所使用存储器的存取速度。但由于查找表规模随操作数位数增加而迅速取速度。但由于查找表规模随操作数位数增加而迅速增大，因此如用于实现位数宽的乘法操作，需要增大，因此如用于实现位数宽

12、的乘法操作，需要FPGA器件具有较大的片内存储器模块。比如，要实器件具有较大的片内存储器模块。比如，要实现现88乘法，要求存储器的地址位宽为乘法，要求存储器的地址位宽为16位，字长位，字长为为16位，即存储器大小为位，即存储器大小为1M比特。比特。o乘累加器的结构框图 9.3 乘累加器（乘累加器（MAC）乘累加器（乘累加器（MAC）module MAC(out,opa,opb,clk,clr);output15:0 out;input7:0 opa,opb;input clk,clr; wire15:0 sum; reg15:0 out;function15:0 mult; /函数定义，函数定

13、义，mult函数完成乘法操作函数完成乘法操作input7:0 opa,opb; reg 15:0 result; integer i;beginresult=opa0? opb : 0;for(i=1; i=7; i=i+1)begin if(opai=1) result=result+(opb(i-1);endmult=result;endendfunction assign sum=mult(opa,opb)+out;always (posedge clk or posedge clr)begin if(clr) out=0; else out=sum; end endmoduleo在实际

14、中我们经常会遇到这样的问题，需要在实际中我们经常会遇到这样的问题，需要进行奇数次分频，同时又要得到占空比是进行奇数次分频，同时又要得到占空比是50%的方波波形。的方波波形。o可采用如下方法：用两个计数器，一个由输可采用如下方法：用两个计数器，一个由输入时钟上升沿触发，一个由输入时钟下降沿入时钟上升沿触发，一个由输入时钟下降沿触发，最后将两个计数器的输出相或，即可触发，最后将两个计数器的输出相或，即可得到占空比为得到占空比为50%的方波波形。的方波波形。 9.4 奇数分频与小数分频奇数分频与小数分频 （1）奇数分频）奇数分频【例【例9.10】 占空比占空比50%的奇数分频（模的奇数分频（模7）m

15、odule count7(reset,clk,cout);input clk,reset; output wire cout;reg2:0 m,n; reg cout1,cout2;assign cout=cout1|cout2;/两个计数器的输出相或两个计数器的输出相或always (posedge clk)beginif(!reset) begin cout1=0; m=0; endelse begin if(m=6) m=0; else m=m+1;if(m3) cout1=1;else cout1=0; endendalways (negedge clk)beginif(!reset)

16、 begin cout2=0; n=0; endelse begin if(n=6) n=0; else n=n+1;if(n3) cout2=1; else cout2=0; endendendmoduleo模模7奇数分频器功能仿真波形图（奇数分频器功能仿真波形图（Quartus ） 【例【例9.11】 占空比占空比50%的奇数分频的奇数分频module count_num(reset,clk,cout);parameter NUM=13;input clk,reset; output wire cout;reg4:0 m,n; reg cout1,cout2;assign cout=cou

17、t1|cout2;always (posedge clk)begin if(!reset) begin cout1=0; m=0; endelsebegin if(m=NUM-1) m=0; else m=m+1;if(m(NUM-1)/2) cout1=1; else cout1=0;endendalways (negedge clk)begin if(!reset) begin cout2=0; n=0; endelse beginif(n=NUM-1) n=0; else n=n+1; if(n(NUM-1)/2) cout2=1; else cout2=0; endendendmodu

18、leo模13奇数分频器功能仿真波形图（Quartus ） 【例【例9.12】 5.5半整数分频源代码半整数分频源代码module fdiv5_5(clkin,clr,clkout);input clkin,clr; output reg clkout;reg clk1; wire clk2; integer count;xor xor1(clk2,clkin,clk1); /异或门异或门always(posedge clkout or negedge clr) /2分频器分频器begin if(clr) begin clk1=1b0; end else clk1=clk1;endalways(

19、posedge clk2 or negedge clr) /模模5分频器分频器begin if(clr)begin count=0; clkout=1b0; endelse if(count=5) /要改变分频器的模，只需改变要改变分频器的模，只需改变count的值的值begincount=0; clkout=1b1; endelse begin count=count+1; clkout=1b0; endendendmodule功能仿真波形功能仿真波形5.5倍半整数分频器功能仿真波形图（倍半整数分频器功能仿真波形图（Quartus ）小数分频小数分频 o可用下面的方法大致实现小数分频，即先可

20、用下面的方法大致实现小数分频，即先设计两个不同分频比的整数分频器，然后设计两个不同分频比的整数分频器，然后通过控制两种分频比出现的不同次数来获通过控制两种分频比出现的不同次数来获得所需要的小数分频值，从而实现平均意得所需要的小数分频值，从而实现平均意义上的小数分频。义上的小数分频。 【例【例9.13】 9.1小数分频源代码小数分频源代码module fdiv8_1(clk_in,rst,clk_out);input clk_in,rst; output reg clk_out;reg3:0 cnt1,cnt2;/cnt1计分频的次数计分频的次数always(posedge clk_in or

21、posedge rst)begin if(rst) begin cnt1=0; cnt2=0; clk_out=0; end else if(cnt19)/9次次8分频分频 begin if(cnt27) begin cnt2=cnt2+1; clk_out=0; end else begin cnt2=0; cnt1=cnt1+1; clk_out=1; end end else begin /1次次9分频分频 if(cnt28) begin cnt2=cnt2+1; clk_out=0; end else begin cnt2=0; cnt1=0; clk_out=1; end enden

22、dendmoduleo9.1小数分频功能仿真波形（小数分频功能仿真波形（Quartus ） 9.5 数字跑表数字跑表 o设计一个数字跑表，设计一个数字跑表，该跑表具有复位、暂该跑表具有复位、暂停、秒表计时等功能。停、秒表计时等功能。n 跑表设三个输入端，分别为时钟输入（跑表设三个输入端，分别为时钟输入（CLK）、复）、复位（位（CLR）和启动）和启动/暂停（暂停（PAUSE）按键。复位信号）按键。复位信号高电平有效，可对跑表异步清零；当启动高电平有效，可对跑表异步清零；当启动/暂停键为暂停键为低电平时跑表开始计时，为高电平时暂停，变低后在低电平时跑表开始计时，为高电平时暂停，变低后在原来的数值

23、基础上继续计数。原来的数值基础上继续计数。 9.6 实用多功能数字钟实用多功能数字钟 o用用Verilog语言设计一个多功能数字钟，数字钟具有语言设计一个多功能数字钟，数字钟具有下述功能下述功能（1）计时功能：包括时、分、秒的计时。）计时功能：包括时、分、秒的计时。（2）定时与闹钟功能：能在设定的时间发出闹铃音。）定时与闹钟功能：能在设定的时间发出闹铃音。（3）校时功能：对小时、分钟和秒能手动调整以校准）校时功能：对小时、分钟和秒能手动调整以校准时间。时间。（4）整点报时功能：每逢整点，产生）整点报时功能：每逢整点，产生“嘀嘀嘀嘀嘀嘀嘀嘀嘟嘟”，四短一长的报时音。，四短一长的报时音。 9.7

24、字符液晶显示控制字符液晶显示控制 o基于基于DE2-70平台用平台用FPGA控制字符液晶实控制字符液晶实现字符的显示。字符液晶由液晶显示器和专现字符的显示。字符液晶由液晶显示器和专用的行、列驱动器、控制器及必要的连接件用的行、列驱动器、控制器及必要的连接件装配而成，可显示数字和英文字符。字符液装配而成，可显示数字和英文字符。字符液晶本身具有字符发生器，显示容量大，功能晶本身具有字符发生器，显示容量大，功能丰富，一般最少可显示丰富，一般最少可显示1行行8个或个或l行行16个字个字符，每个字符由符，每个字符由57、58或或511的一的一组像素点阵排列构成，字符间有一定的间隔，组像素点阵排列构成，字

25、符间有一定的间隔，行与行间也有一定的间隔。行与行间也有一定的间隔。 用状态机实现字符显示控制 oH1602B液晶模块的读液晶模块的读/写操作、屏幕和光标的操写操作、屏幕和光标的操作都是通过指令编程来实现的，为了方便控制，采作都是通过指令编程来实现的，为了方便控制，采用状态机实现设计。在设计中设置用状态机实现设计。在设计中设置8个状态，分别个状态，分别是起始状态是起始状态CLEAR，设置，设置CGRAM状态状态SETCGRAM，工作方式设置状态，工作方式设置状态SETFUNCTION，显示方式设置状态，显示方式设置状态SWITCHMODE，输入方式设置状态，输入方式设置状态SETMODE，光标归

26、位状态，光标归位状态RETURNCURSOR，字符移位状态字符移位状态SHIFT，写，写RAM状态状态WRITERAM，状态编码采用，状态编码采用One-Hot方式。方式。 9.8 VGA图像显示控制器设计图像显示控制器设计 VGA显示器采用光栅扫描方式，即轰击荧光屏的电子束显示器采用光栅扫描方式，即轰击荧光屏的电子束在在CRT显示器上从左到右、从上到下做有规律的移动，其显示器上从左到右、从上到下做有规律的移动，其水平移动受水平同步信号水平移动受水平同步信号HSYNC控制，垂直移动受垂直同控制，垂直移动受垂直同步信号步信号VSYNC控制。扫描方式一般分为逐行扫描和隔行扫控制。扫描方式一般分为逐

27、行扫描和隔行扫描，这里采用逐行扫描。完成一行扫描的时间称为水平扫描，这里采用逐行扫描。完成一行扫描的时间称为水平扫描时间，其倒数称为行频率，完成一帧（整屏）扫描的时描时间，其倒数称为行频率，完成一帧（整屏）扫描的时间称为垂直扫描时间，其倒数称为场频，又称刷新率。间称为垂直扫描时间，其倒数称为场频，又称刷新率。VGA工业标准要求的时钟频率如下：工业标准要求的时钟频率如下：时钟频率（时钟频率（Clock frequency）25.175MHz（像素输出（像素输出的频率）的频率）行频（行频（Line frequency）31469Hz场频（场频（Field frequency）59.94HzVGA行

28、扫描时序行扫描时序VGA场扫描时序场扫描时序VGA时序时序行扫描时序要求（单位：像素，即输出一个像素行扫描时序要求（单位：像素，即输出一个像素Pixel的时间间隔）的时间间隔）场扫描时序要求（单位：行，即输出一行场扫描时序要求（单位：行，即输出一行Line的时间间隔）的时间间隔）场同步头场同步头场图像场图像场周期场周期对应位置对应位置V_TfV_TaV_TbV_TcV_TdV_TeV_Tg时间（时间（Lines）222584808525行同步头行同步头行图像行图像行周期行周期对应位置对应位置H_TfH_TaH_TbH_TcH_TdH_TeH_Tg时间（时间（Pixels）89640864088

29、00VGA图像显示控制器设计图像显示控制器设计VGA图像显示控制器结构框图图像显示控制器结构框图 本例显示的图像选择标准图像本例显示的图像选择标准图像LENA，如图，如图9.32所示，所示，图像的尺寸为图像的尺寸为128128点，格式为点，格式为.bmp文件，文件，R，G，B三基色信号分别用三基色信号分别用5 bit，6 bit，5 bit来表示的来表示的LENA图像的显示效果，与用图像的显示效果，与用真彩显示的图像效果比较真彩显示的图像效果比较，直观感受没有很大的区别。图像数据由自己编写直观感受没有很大的区别。图像数据由自己编写Matlab程序得到，具体如例程序得到，具体如例9.17所示，该

30、程序从所示，该程序从lena.bmp图图像中得到像中得到R，G，B三基色数据并将数据写入三基色数据并将数据写入ROM存储存储器的器的*.mif文件中（本例中为文件中（本例中为lena16.mif）。 R，G，B三基色信号分别采用三基色信号分别采用5 bit，6 bit，5 bit表示的表示的LENA图像图像 9.9 点阵式液晶显示控制点阵式液晶显示控制 GDM12864的结构及指令的结构及指令 GDM12864A原理简图原理简图 “写数据写数据”时序图时序图 指令名称指令名称控制信号控制信号控制代码控制代码RSR/WD7D6D5D4D3D2D1D0显示开关设置显示开关设置000011111D显

31、示起始行设置显示起始行设置0011L5L4L3L2L1L0页面地址设置页面地址设置0010111P2P1P0列地址设置列地址设置0001C5C4C3C2C1C0读取状态字读取状态字01busy0on/offreset0000写显示数据写显示数据10数数 据据控制指令功能表控制指令功能表 用状态机来进行设计。设置用状态机来进行设计。设置5个状态，分别是空闲状态个状态，分别是空闲状态“Idle”，写页面地址状态，写页面地址状态“Xpage”，写列地址状态，写列地址状态“Yline”，写数据状态，写数据状态“Data”，显示状态，显示状态“Display”。当处于当处于Xpage状态时，状态时，rs

32、=0，rw=0，按照前面介绍的命，按照前面介绍的命令格式令格式“1 0 1 1 1 P2 P1 P0”将页面地址送上数据总线将页面地址送上数据总线(P2 P1 P0表示页面地址表示页面地址)。当处于。当处于Yline状态时，状态时，rs=0，rw=0，将列地址，将列地址“0 1 C5 C4 C3 C2 C1 C0”送上数据总送上数据总线（线（C5 C4 C3 C2 C1 C0代表代表0至至63的列地址）。当处于的列地址）。当处于Data状态时，状态时，rs=1，rw=0，依次将，依次将ROM中的显示数据中的显示数据送上数据总线。将送上数据总线。将8个页面全部扫描过一遍后，进入个页面全部扫描过一

33、遍后，进入Display状态，状态，rs=0，rw=0，将命令，将命令“00111111”送上送上数据总线。数据总线。 液晶控制液晶控制 9.10 乐曲演奏电路乐曲演奏电路o采用采用FPGA器件驱动小扬声器构成一个乐器件驱动小扬声器构成一个乐曲演奏电路，演奏的乐曲选择曲演奏电路，演奏的乐曲选择“梁祝梁祝”片片段，其曲谱如下。段，其曲谱如下。 乐曲演奏的原理乐曲演奏的原理o组成乐曲的每个音符的频率值（音调）及其持续组成乐曲的每个音符的频率值（音调）及其持续的时间（音长）是乐曲能连续演奏所需的两个基的时间（音长）是乐曲能连续演奏所需的两个基本数据，因此只要控制输出到扬声器的激励信号本数据，因此只要

34、控制输出到扬声器的激励信号的频率的高低和持续的时间，就可以使扬声器发的频率的高低和持续的时间，就可以使扬声器发出连续的乐曲声。出连续的乐曲声。 乐曲演奏电路原理框图乐曲演奏电路原理框图 9.11 异步串行接口（异步串行接口（UART）设计）设计 基本的基本的UART通信只需要两条信号线：通信只需要两条信号线：RXD和和TXD，TXD是是UART的发送端的发送端, RXD是是UART的接收端，接收的接收端，接收与发送全双工工作。与发送全双工工作。 UART是异步通信方式，发送方和接收方分别有各是异步通信方式，发送方和接收方分别有各自独立的时钟，传输的速率由双方约定，使用起至式自独立的时钟，传输的

35、速率由双方约定，使用起至式异步协议。异步协议。起止式异步协议起止式异步协议起止式异步协议的特点是一个字符一个字符地进行传输，起止式异步协议的特点是一个字符一个字符地进行传输，字符之间没有固定的时间间隔要求，每个字符都以起始字符之间没有固定的时间间隔要求，每个字符都以起始位开始，以停止符结束。每一个字符的前面都有一位起位开始，以停止符结束。每一个字符的前面都有一位起始位（低电平，逻辑值始位（低电平，逻辑值0），字符本身有），字符本身有5到到8比特数据比特数据位组成，接着是一位校验位（也可以没有校验位），最位组成，接着是一位校验位（也可以没有校验位），最后是一位（或一位半、二位）停止位，停止位后面

36、是不后是一位（或一位半、二位）停止位，停止位后面是不定长度的空闲位。停止位和空闲位都规定为高电平，这定长度的空闲位。停止位和空闲位都规定为高电平，这样就保证起始位开始处一定有一个下降沿。样就保证起始位开始处一定有一个下降沿。数据接收数据接收o数据接收：接收的首要任务是能够正确找到数据数据接收：接收的首要任务是能够正确找到数据的位置。这主要靠检测数据的起始位和停止位来的位置。这主要靠检测数据的起始位和停止位来实现。起始位是一位实现。起始位是一位0，它作为联络信号附加进发，它作为联络信号附加进发送信息，因为空闲位都为高电平，所以当接收数送信息，因为空闲位都为高电平，所以当接收数据线的信号突然变为低

37、电平时，告诉接收端数据据线的信号突然变为低电平时，告诉接收端数据的到来。一个字符接收完毕后，对数据进行校验的到来。一个字符接收完毕后，对数据进行校验（若数据包含奇偶校验位），最后检测停止位，（若数据包含奇偶校验位），最后检测停止位，以确认数据接收完毕。以确认数据接收完毕。 UART接收示意图接收示意图 由于传输中有可能会产生毛刺，接收端极有可能将毛由于传输中有可能会产生毛刺，接收端极有可能将毛刺误认为是起始位，所以要对检测到的下降沿进行判别。刺误认为是起始位，所以要对检测到的下降沿进行判别。一般采用如下的方法：取接收端的时钟频率是发送频率一般采用如下的方法：取接收端的时钟频率是发送频率的的16

38、倍频，当检测到一个下降沿后，在接下来的倍频，当检测到一个下降沿后，在接下来的16个周个周期内检测数据线上期内检测数据线上“0”的个数，若的个数，若“0”的个数超过的个数超过8个或个或者者10（根据具体情况设置），则认为是起始位到来，否（根据具体情况设置），则认为是起始位到来，否则认为起始位没有到来，继续检测传输线，等待起始位。则认为起始位没有到来，继续检测传输线，等待起始位。 起始位的检测起始位的检测n数据发送：数据的发送实际上就是按照帧格式将寄存器数据发送：数据的发送实际上就是按照帧格式将寄存器中的并行数据转为串行数据，为其加上起始位和停止位，中的并行数据转为串行数据，为其加上起始位和停止位，以一定的波特率进行传输。波特率可以有多种选择，如以一定的波特率进行传输。波特率可以有多种选择，如960