北交大数电CMOS设计D触发器

1、通信1105班-11214048-潘刚北京交通大学用CMOS传输门和CMOS非门设计边沿D触发器 通信1105班11214048潘刚2013/11/26 目录摘要4关键字4正文5一 电路结构图组成511 CMOS传输门512 COMS反相器613 CMOS与非门714总体电路7二 电路工作原理8三 特征方程、特征表、激励表与状态图931特征方程932 特征表933 激励表934 状态图9四 激励信号D的保持时间和时钟CP的最大频率10五 设计的D触发器转换成JK触发器和T触发器1051 D触发器转换为JK触发器1052 D触发器转换为T触发器11六 CMOS构成的D触发器与TTL构成的D触发器

2、比较11七 拓展与应用1471三值COMS反相器1472异步置位和异步复位的D触发器1573单锁存器CMOS静态触发器15八 总结17参考文献18用CMOS传输门和CMOS非门设计边沿D触发器Using CMOS transmission gate and the CMOS not gate design edge D flip-flop摘要文用CMOS传输门和CMOS非门设计边沿D触发器。说明电路组成结构；阐述电路工作原理；写出特征方程，画出特征表，激励表与状态图；计算出激励信号D的保持时间和时钟CP的最大频率；将设计的D触发器转换成JK触发器和T触发器。最后阐述了自己学习数字电子技术的感悟

3、和总结。关键词：CMOS非门 CMOS传输门 D触发器 TTL与CMOSAbstractThis paper mainly studied how to use CMOS transmission door and CMOS NOT gate design edge D flip-flop. Firstly analyzes CMOS transmission door and CMOS nand gate principle; Then design a CMOS transmission door and CMOS NOT gate design edge D flip-flop; Thi

4、s circuit principle of work, Write characteristic equation, draw the feature list, incentive table and state diagram; To calculate the excitation signal D retention time and clock CPs maximum frequency; The design of the D flip-flop into JK flip-flop and T trigger. Expositing the feelings and conclu

5、sion after studying the digital electronic technique at last.Keywords：CMOS NOT gate;CMOS transmission gate;D flip-flop;TTL and CMOS一、 电路结构组成1.1 CMOS传输门图1传输门的结构图原理：所谓传输门（TG）就是一种传输模拟信号的模拟开关。CMOS传输门由一个P沟道和一个N沟道增强型MOS管并联而成，如上图所示。设它们的开启电压|VT|=2V且输入模拟信号的变化范围为0V到+5V。为使衬底与漏源极之间的PN结任何时刻都不致正偏，故T2的衬底接+5V电压，而T1

6、的衬底接地。传输门的工作情况如下：当C端接低电压0V时T1的栅压即为0V，vI取0V到+5V范围内的任意值时，TN均不导通。同时,TP的栅压为+5V，TP亦不导通。可见，当C端接低电压时，开关是断开的。为使开关接通，可将C端接高电压+5V。此时T1的栅压为+5V，vI在0V到+3V的范围内，TN导通。同时T2的棚压为-5V，vI在2V到+5V的范围内T2将导通。由上分析可知，当vI+3V时，仅有T1导通，而当vI+3V时，仅有T2导通当vI在2V到+3V的范围内，T1和T2两管均导通。进一步分析还可看到，一管导通的程度愈深，另一管的导通程度则相应地减小。换句话说，当一管的导通电阻减小，则另一管

7、的导通电阻就增加。由于两管系并联运行，可近似地认为开关的导通电阻近似为一常数。这是CMOS传输出门的优点。1.2 CMOS反相器图2 CMOS反相器结构CMOS反相器电路图如上图，其中上面的为PMOS管，下面的为NMOS管，两管电气特性完全对称。为使衬底与漏源之间的PN结始终反偏，NMOS管的衬底总是接到电路的最低电位，PMOS管的衬底总是接在电路的最高电位。两管的栅极相连为输入端，漏极相连为输出端，T2 管的源极S2接UDD而T1 管的源极S1接地。NMOS管的栅源开启电压UT10，PMOS管的栅源开启电压UT2（UT1 +UT2），UDD取值范围较大，可以在3到18V之间。当输入低电平UI

8、L=0时，UGS1UT2，T2导通，内阻很小。电路中电流近似为0，输出为高电平UOHUDD 。同理，当输入为高电平UIH = UDD 时，T1 导通，T2 截止，输出为低电平UOL0。可见电路实现非逻辑功能。对于CMOS反相器，不论输入高电平还是低电平，T1 和T2 总是有一个工作在导通状态，一个工作在截止状态，即两管工作在互补状态。因此，该电路称为互补型MOS电路。因为CMOS反相器工作时两管只有一个是导通的，所以电路输出阻抗很小，有效地减少了对负载电容的充放电时间，因此CMOS门电路工作速度快，甚至可以用TTL门电路媲美。又因为CMOS电路工作时，总有一管截止，因此电源静态电流非常小，电路

9、静态功耗极低，一般在纳瓦数量级。此外由于CMOS门输入阻抗高，所以CMOS电路级联时扇出系数很大。1.3 CMOS与非门 图3 与非门的结构图原理：CMOS与非门的组成如上图所示，其工作原理如下： A=0，B=0时，T1、T2并联（ON），T3、T4串联（OFF），输出Y=1。 A=0，B=1时，T1（OFF），T2（ON），T4（ON），T3（OFF），输出Y=1。 A=1，B=0时，T1（ON），T2（OFF），T3（ON），T4（OFF），输出Y=1。 A=1，B=1时，T1、T2并联（OFF），T3、T4串联（ON），输出Y=0。因此构成与非的关系。1.4总体电路图4 D触发器结构图传

10、统的边沿D触发器电路已为大家熟知，在此基础上，用CMOS传输门（TG）和CMOS非门(G)设计；由此该电路的整体构造如图3所示。图5 Multism仿真图图6 Multisim仿真结果CMOS传输门和非门构成的D触发器,非门G1、G2和传输门TG1、TG2组成了主触发器；非门G3、G4和传输门TG3、TG4组成了从触发器。TG1和TG3分别为主触发器和从触发器的输入控制门。根据CMOS传输门的工作原理和图中控制信号的极性标注可知,当传输门TG1、TG4导通时,TG2、TG3截止;反之,当TG1、TG4截止时,TG2、TG3导通二、 电路工作原理2.1 CP=0,TG1导通,TG2截止,D端输入

11、信号送人主触发器中,G1=，G2=D此时触发器尚未形成反馈连接,不能自行保持。Q1、Q2跟随器形成反馈连接,维持原状态不变,而且它与主触发器的联系被TG3切断。2.2 当CP的上升沿到达(即CP跳变为1)时,TG1截止,TG2导通,切断了D信号的输入, G1输入端电压不会立即消失,于是G1在TG1截止前的状态被保存下来;同时由于TG3导通、TG4截止,主触发器的状态通过TG3和G3送到了输出端,使Q=G4=D，=G3=。2.3 在CP=1期间,Q=G3=D的状态一直不会改变。2.4 直到CP下降沿到达时(即CP跳变为0),TG2、TG3又截止,TG1、TG4又导通,主触发器又开始接收D端新数据

12、,从触发器维持已转换后的状态。可见,这种触发器的动作特点是输出端的状态转换发生在CP的上升沿,而且触发器所保持的状态仅仅取决于CP下降沿到达时的输入状态。正因为触发器输出端状态的转换发生在CP的上升沿,所以这是一个CP上升沿触发的边沿触发器,CP上升沿为有效触发沿。若将四个传输门的控制信号CP和 极性都换成相反的状态,则CP下降沿为有效沿。三、 特征方程，特征表，激励表与状态图3.1 特征方程： Qn+1=D 3.2特征表：特征表DQn+10011表1 特征表3.3激励表：激励表QnQn+1D000011100111表2 激励表3.4状态图：图7 状态图四、 激励信号D的保持时间和时钟CP的最

13、大频率这个CMOS D触发器是上升沿触发器，根据CMOS管特性可得，上图中所示四个传输门具有传输延迟t1，五个非门也具有延迟t2，传输门控制端在导通和截止转换时会存在延迟t3。但是其实传输门的的延时很小只有纳秒，而非门却有几十纳秒因此，t1t3几乎可以忽略不计。所以，输入信号D只有在CP跳变之前的时间里准备好,触发器才能将数据锁存到Q输出端口，因此建立时间等于t1+t2。在CP跳变为0之后的一段时间内，D信号不能发生变化，也就是所说的要保证信号的保持时间，大小应该是传输门的截止导通时间t3。因此D的建立时间应该为（非门延时）。CP时钟周期，低电平时间应该D的建立时间+两个非门延时（传输门忽略不

14、计），才能保证D顺利到达G1和G2之间为。高电平时间应该为从触发器的两个非门延时。（传输门忽略不计）因此如果时钟周期是占空比为50%的方波，那么最大频率应该为；若为占空比任意的方波，则最大频率应该为。五、 设计的D触发器转换成JK触发器和T触发器5.1 D触发器转换成JK触发器图8 D发器转JK触发器J触发器特征方程：D触发器特征方程：比较得：若用与非门实现，则：5.2 JK触发器转换成T触发器图9 D触发器转换称T触发器电路图T触发器特征方程：J触发器特征方程：只要将JK触发器的JK端相连作T端即可实现六、CMOS构成的D触发器与TTL构成的D触发器比较74LS47和74HC47都是双D触发

15、器，其功能比较的多，可用作寄存器，移位寄存器，振荡器，单稳态，分频计数器等功能。不同的是74LS74是由TTL门电路构成而74HC74是由CMOS门电路构成，下面我将分析比较两块芯片的功能。6.1 74LS47简介74LS74是带预置和清除端的两组D触发器，且D触发器是由TTL构成，所以对此芯片的研究可以得出TTL构成的D触发器的各种性能。如图7.1.1是74LS74的引脚功能图。 图10 74LS74引脚功能图CLK1、CLK2 时钟输入端D1、D2 数据输入端Q1、Q2、Q1、Q2 输出端CLR1、CLR2 复位端PR1、PR2 置位端VCC 正电源GND 地6.2 CD4013简介CD4

16、013是由CMOS构成的双D触发器，由两个相同的、相互独立的数据型触发器构成。每个触发器有独立的数据、置位、复位、时钟输入和Q及Q 输出，此器件可用作移位寄存器，且通过将Q输出连接到数据输入，可用作计算器和触发器。在时钟上升沿触发时，加在D输入端的逻辑电平传送到Q输出端。置位和复位与时钟无关，而分别由置位或复位线上的高电平完成。如图7.2.1是CD4013引脚功能图。 图11 CD4013引脚功能图CLOCK1、CLOCK2 时钟输入端DATA1、DATA2 数据输入端Q1、Q2、Q1、Q2 输出端RESET1、RESET2 复位端SET1、SET2 置位端VCC 正电源GND 地6.3 两者

17、部分参数比较：74LS74CD4013电源电压 7V 315V输入电压 7V -0.50.5+Vcc工作环境 070 -40100输出高电平电压 2.7V 14.95V输出低电平电压 0.5V 0.05V传输延迟 5-10ns25-50ns功耗 20mw500mw表3 74LS74与CD4013参数比较通过对比表中的数据，我们可以得出相关结论。从表中我们看出，74LS74输出高电平为2.7V，输出低电平为0.5V，两者差为2.2V。然而CD4013高电平为14.95V，低电平为0.05V，近似为0，两者差为14.9V，远远大于74LS74的电平差。所以可以得到结论CD4013的抗干扰能力更强，

18、即CMOS电路比TTL电路的抗干扰能力强。从功耗一栏中可以看出，74LS74的功耗小于CD4013。因为CMOS是由一个NMOS和一个PMOS构成，是一个互补的结构，当工作时，两个串联的场效应管总是一个管子处于导通状态，一个管子处于截止状态，所以电路的功耗非常小。然后TTL电路一直处于工作状态。还可以明显看出，TTL电路的工作速度优于CMOS电路。通过课上的知识，我们可以知道，TTL电路是电流控制器件，有两种载流子，CMOS电路是电压控制器件，有一种载流子。此外，74LS74工作环境为0到70度，而CD4013工作环境为-40到100多摄氏度，所以CD4013的温度稳定性更好。因为CMOS电路

19、的结构和电气参数是对称的，在温度环境变化的同时，某些参数起到了补偿的作用。综上所述，CMOS电路是电压控制器件，是单极性电路，由一种载流子进行电传导。它的主要特点是功耗小，抗干扰能力大，输入阻抗高，温度稳定性好。而TTL电路是电流控制器件，是双极性电路，用电子和空穴两种载流子进行电传导。它的主要特点是速度快，驱动能力强。七、拓展与应用7.1 三值COMS反相器图12 三值COMS反相器1）工作原理分析时钟信号CP幅度为5 V当CP=5 V时，P1和N3截止，N2导通，输出预置为165 V；而当CP=O V时，P1和N3导通，N2截止，到13VDD的通路截止，因此输出取决于输入：当输入为0 V时

20、，P2导通，N1截止，输出上拉至33 V；输入为165 V时，P2和N1均截止，输出保持预置电压165 V；当输入是33 V时，P2截止，N1导通，输出下拉至0 V。2）输入输出关系时钟信号CP输入信号输出信号5VX1.65V0V0V3.3V0V1.65V1.65V0V3.30V表4 三值COMS反相器输入输出关系7.2 异步置位和异步复位的D触发器图13 异步置位和异步复位的D触发器我们在原电路的基础上做了如图所示的改进，将四个COMS反相器替换成COMS与非门，当RD=1，SD=0时，实现异步置0；当RD=0，SD=1，实现异步置1，RD，SD信号高电平有效。无论输入信号D和时钟信号CP如

21、何变化，当RD=1，SD=0时，G1 输出一定为1，再通过G3与非门，信号输出端一定为0。当RD=0，SD=1，G2输出一定为1，再通过G1 门，输出一定为0，此信号通过G3 门，与RD=0与非，输出的结果一定为1。这样便实现了异步置位的功能。7.3 单锁存器CMOS静态触发器1) 单锁存器的原理分析单锁存器D触发器所用的管子数比传统的D触发器少。其简称为SL-DFF，该结构是由有效时钟沿产生一个狭窄的控制脉冲，使锁存器暂时导通，有效时钟沿过后，锁存器就处于锁定状态了，完成了D触发器的功能。其结构图如图14。MN5，MP5和MN8，MP8两个由相反时钟控制的传输门，MN6，MP6和MN7，MP

22、7是两个反相器，由此构成了D锁存器。下面的电路被称为时钟模块（clock module，简称为CB），它的作用是产生一个狭窄的脉冲信号。MN1、MP1构成反相器，使时钟信号CLK延迟并且反相为NCLK。MN2，MN3，MP2，MP3构成与非门，CLK上跳时，因反相器的延迟，这个短暂的延迟时间内与非门的两个输入端同时为1，故NPHI为0，其他时间与非门两个输入端总是至少有一个0，固NPHI为1，PHI为NPHI的补信号，与NPHI共同控制锁存，仅在NPHI=0，PHI=1，即CLK上升处出现NPHI负窄脉冲使锁存器导通。之后大部分时间NPHI=1，PHI=0，锁存器处于保持状态。图14 单锁存CMOS触发器结构正是由于此电路中只用到了一个锁存器，所以它节省了芯片的面积，也使电路的性能得到了相应的提高。2）单锁存器的时序分析传输延迟时间传输延迟时间为时钟上升到输出Q更新的延迟时间，它由两部分组成，一个是td1时钟上升至与非门输出下降的延迟时间，即时钟边沿到锁存器开始导通的时间。另一个为锁存器导通状态时，到输出Q更新的延迟时间。时序图如图。 图15 锁存器时序图 图16 时钟模块时序图锁存器导通到Q更新的延迟时间从图中可以看出为tdpQ =td3A + td4A +td5A ，