基于FPGA的数字信号传输性能分析仪的设计与实现

1、基于FPGA的数字信号传输性能分析仪的设计与实现摘要:数字传输分析仪主要用于测试数字通信信号的传输质量,通常由数字信号发生器,伪随机信号发生器,低通滤波器,数字信号分析电路等组成。论文采用FPGA作为数字信号发生器和伪随机信号发生器,利用移位寄存器产生要求的m序列。通过改变低通滤波器的截止频率和伪随机信号的幅度来模拟传输环境,信号分析部分由数字信号分析电路组成。数字信号分析部分从信号中提取同步信号,同时利用同步时钟产生同步扫描信号,作为示波器外触发信号,以稳定显示数字信号眼图。通过眼图观察分析信号受干扰程度以及码间串扰的强弱,从而最终实现对数字信号传输性能的测试。关键词:FPGA;DSP Bu

2、ilder;m序列;低通滤波器;眼图Abstract: Digital signal transmission performance analyzer is mainly by the composition of the digital signal generator, a pseudo-random signal generator, low-pass filter, digital signal analysis circuit. In this study, using the FPGA as the digital signal generator and a pseudo-ra

3、ndom signal generator, the shift register Produce to the requirements of m sequence. By changing the low-pass filter's cutoff frequency and the amplitude of the pseudo random signal to analog transmission environment, signal analysis composed of the digital signal analysis circuit and oscillosco

4、pe. The analysis portion of the digital signal to extract the sync signal from the signal, while taking advantage of the synchronous clock synchronization scan signal, as the trigger signal outside the oscilloscope, you can stably the display of the digital signal eye diagram. By observing and analy

5、zing the eye diagram signal strength of the degree of interference and inter symbol interference, thus the final test for digital signal transmission performance.Keywords:FPGA; DSP Builder; m sequences; low pass filter; eye diagram;1.Introduction随着通信技术和计算机技术的飞速发展,数字信号传输得到了越来越广泛的应用。数字信号传输分析仪是数字通信中最重要

6、、最基本的测试仪器,主要用于测试数字通信信号的传输质量,其主要测试参数包括误码、告警、抖动和漂移等,其广泛应用于数字通信设备的研制、生产、维修和计量测试,还可应用于数字通信网络的施工、开通验收和维护测试。但是一般的数字传输分析仪比较复杂,而且价格比较昂贵,因此模块化和集成化已经成为该产品的主要发展趋势。本文提出一个基于FPGA的简易数字传输性能分析仪,只需通过示波器观察眼图来直观地获悉码间串扰和噪声的影响,从而实现对数字信号传输性能的测试。2.相关工作(加一些参考文献的分析学术界,对于数字信号传输分析仪的研究,近段也有不少文献发表1-4,他们都主要集中在采用较为简单的电路来实现,但是总体来说所

7、有的实现方案都只侧重了某一个方面。企业界,国内生产数字传输分析仪的厂家主要有:中国电子科技集团41所、北京通测、中创信测等单位。国产数字传输分析仪大多以PCM分析仪和中低速SDH/PDH数字传输分析仪为主。41所产品是国内数字传输分析仪的典型代表,具有除OTN测试仪外的全部种类,最高速率为2.5Gbps。目前国内仅少数厂家在开发更高速率的数字传输分析仪,多数厂家都向小型化方向发展。而高档数字传输分析仪还主要是由国外大公司所掌控,包括JDSU、EXFO、Anritsu、Acterna等公司,最新一代的OTN测试仪速率已达43Gbps。3.数字传输性能分析仪总体设计简易数字信号传输性能分析仪的框图

8、如图1所示。 图1简易数字信号传输性能分析仪框图图中,V1和V1clock是数字信号发生器产生的数字信号和相应的时钟信号。V2是经过滤波器滤波后的输出信号。V3是伪随机信号发生器产生的伪随机信号。V2a是V2信号与经过电容C 的V3信号之和,作为数字信号分析电路的输入信号;V4和V4syn是数字信号分析电路输出的信号和提取的同步信号。论文中采用FPGA来构建移位寄存器产生m序列和伪随机信号。这样,可以使得系统能够具有快速和灵活的特点。数字信号发生器通过滤波器之后采用独立的增益可调电路对信号进行放大,从而使得系统增益调节具有灵活性和快速性。为了模拟真实的工作环境,系统加入了人为噪声,因此还设计了

9、电压比较电路来减少噪声的干扰。信号分析电路对叠加后的输入信号进行放大和提取,提取出同步信号,以此来产生眼图,从而直观的了解到码间干扰和噪声的影响,实现对数字信号分析电路的测试。4.数字信号传输性能分析仪硬件设计数字信号传输性能分析仪硬件设计主要包括:低通滤波器,加法电路,比例放大电路,电压比较电路,DAC电路等模块。其中低通滤波器是最主要和关键的部件,因此,接下来我们将详细阐述其具体实现。4.1低通滤波器设计指标:1低通滤波器带外衰减不少于40db/十倍频。2三个低通滤波器的截止频率分别为100khz、200khz、500khz,截止频率误差绝对值不大于10%。3滤波器的通带增益A在0.24.

10、0范围内可调。4.2低通滤波器的硬件设计一般而言,一阶电路的过渡带较宽,但幅频特性的最大衰减斜率仅为-20db/十倍频,如果要使滤波器带外衰减要不少于40db/十倍频程。理论上采用二阶低通滤波器即可满足要求,但实际中要采用3阶低通滤波器才能满足要求。对于三个低通滤波器的设计,基本思路是首先采用Filter Solution确定对应截止频率的低通滤波器理想幅频特性下的理论参数值。但是实际器件无法达到理论参数值的要求,为此根据实际条件以及元器件的配置,不断调整器件及其参数值,使得其幅F=的情况,通过Filter Solution可以确定各频特性无限逼近理想幅频特性曲线。对于0100kHz器件理论参

11、数值如图2所示,对应的理想幅频特性如图3所示,在100kHz的时候,衰减是-3db,即100kHz是该滤波器的截止频率。 图2有源低通滤波器 图3有源低通滤波器幅频特性F=情况下的实际参数值为:根据实际条件以及元器件的配置,通过反复实验,确定0100kHzR1,R2,R3都为10k,C1,C2和C3分别为:30pF,560pF和200pF。通过Multisim仿真,其幅频特性如图4所示。如图所示,在108kHz的时候,衰减是-3.2db,即截止频率在100kHz附近,满足了误差不超过10%的设计目标。 图4 F0=100Khz有源低通滤波器幅频特性F=情况下的实际参数值为:R1,R2,R3分别

12、为10k,基于同样的方法,可以确定0200kHz10k和8.2k,C1,C2和C3分别为:15pF,300pF和120pF。通过Multisim仿真,其幅频特性如图5所示。由图所示,在220kHz的时候,衰减是-2.8db,即截止频率在200kHz附近,满足了误差不超过10%的设计目标。 图5 F0=200Khz有源低通滤波器幅频特性F=情况下的实际参数值为:R1,R2,R3分别为10k,基于同样的方法,可以确定0500kHz10k和2.4k,C1,C2和C3分别为:10pF,120pF和47pF。通过Multisim仿真,其幅频特性如图6所示。由图所示,在570kHz的时候,衰减是-2.5d

13、b,即截止频率在500kHz附近,满足了误差不超过10%的设计目标。 图6 F0=500Khz 有源低通滤波器幅频特性另外,对于通带增益A 在0.24.0范围内可调的目标,主要通过调节滑动变阻器即可实现。5. 数字信号传输性能分析仪的FPGA 电路设计FPGA 部分的设计主要包括数字信号发生器,伪随机信号发生器,以及同步信号提取电路。5.1数字信号发生器设计数字信号传输性能分析仪中的数字信号主要是M 序列,本文采用521(x x x F +=的M 序列模型如图5-2所示,通过DSP Builder 来设计。 图7 M 序列发生模型通过DSP Builder 构建,在FPGA 中的实现框图如图8

14、所示,通过改变它输入端的Clock 时钟,即可实现输出M 序列数据率的改变。 图8 FPGA 中数字信号发生模型图 9 FPGA 中数字信号发生仿真波形 如图 9 所示，在以 clock14 作为时钟，能够产生 Output15 所示的 M 序列。 5.2 伪随机信号发生器设计 伪随机信号也是要求一个 M 序列， 和数字信号发生器类似， 但是它要求的数据率是 10Mbps， 误差绝对值不大于 1%。一般的单片机很难实现 10Mbps，而且一般单片机的定时器也很难做到 1%的精度。而 FPGA 在高速数字信号处理这块有着非常大的优势，而且可以调用 DSP builder 来 与 Matlab 的

15、 Simulink 相结合，充分发挥了 Matlab 的巨大作用，把这个理论工具转移到实践平台 中。而且 FPGA 自带很多实用 IP 核，像 FFT、FIR、IIR，这给用户降低了设计的门槛，而且有利 于缩短研发周期。该伪随机信号的 M 序列在 FPGA 的模型如图 10 所示。在以 clock16 作为时钟， 能够产生如图 11 所示的伪随机信号。 图 10 FPGA 中伪随机信号发生器模型 图 11 FPGA 中伪随机信号发生器仿真 5.3 曼彻斯特码生成电路 曼彻斯特编码是一种自同步的编码方式，即时钟同步信号就隐藏在数据波形中。在曼彻斯特 编码中，每一位的中间有一跳变，位中间的跳变既作

16、时钟信号，又作数据信号；从高到低跳变表 示"1"，从低到高跳变表示"0"。还有一种是差分曼彻斯特编码，每位中间的跳变仅提供时钟定时， 而用每位开始时有无跳变表示"0"或"1"，有跳变为"0"，无跳变为"1"。该模块可以实现将输出的 M 序列信号转化曼彻斯特码输出。FPGA 中曼彻斯特码生成电路模型如图 12 所示。如图 13 所示， 曼彻斯特码 M_out 是根据 clk 和 M 序列相异或产生的。 图 12 FPGA 中曼彻斯特码生成电路模型 6 图 13 FPGA 中曼彻

17、斯特码生成电路仿真 5.5 同步信号提取电路 本模块采用 FPGA 内部计数的方法，实现同步信号提取。将曼彻斯特编码通过此模块，可以 得到同步时钟信号。FPGA 中同步信号提取模型如图 14 所示。如图 15 所示，从 M_out 中成功 提取了同步时钟信号 clk。 图 14 FPGA 中同步信号提取模型 图 15 FPGA 中同步信号提取仿真 6. 系统测试及性能评估 6.1 M 序列数字信号测试结果 数字信号 V1 为 F1( x = 1 + x 2 + x 3 + x 4 + x 8 的 M 序列，其时钟信号为 V1clock；数据率为 10100kbps，可以按 10kbps 步进可

18、调。数据率误差绝对值不大于 1%；输出信号为 TTL 电平。测 试结果如表 1 所示。 表 1 数字信号在不同数据率时的实际值以及输出电平实验结果表 数据率测量 数据率/ Khz 10 20 30 40 数据率实际测量/ Khz 9.95 19.98 29.90 39.92 数据率误差 （%） 输出电平/V 0.5 0.1 0.3 0.2 3.3 3.3 3.3 3.3 7 50 60 70 80 90 100 49.80 59.60 69.60 80.20 90.50 100.70 0.4 0.6 0.5 0.2 0.5 0.7 3.3 3.3 3.3 3.3 3.3 3.3 6.2 低通滤

19、波器性能测试 测试方法：将一正弦信号作为测试信号输入低通滤波器，通过调节输入信号，观察对应输出 信号波形的方法，即可测得滤波器各项性能指标。实验条件下实际参数如表 2、3 和 4 所示，输 入信号为 1V。 表 6-2 100k 截止频率低通滤波器实验结果表 f/ Khz 电压/v 20k 1.04 50k 1.06 表 6-3 f/ Khz 电压/v 20k 1.02 50k 1.06 表 6-4 f/ Khz 电压/v 20k 1.00 100k 1.02 80k 0.92 90k 0.81 100k 0.70 110k 0.60 120k 0.48 150k 0.32 200k 0.20

20、 200k 截止频率低通滤波器实验结果表 100k 1.04 150k 0.96 200k 0.71 250k 0.48 300k 0.33 400k 0.22 500k 0.17 500k 截止频率低通滤波器实验结果表 200k 0.85 400k 0.80 450k 0.73 500k 0.70 550k 0.67 600k 0.63 800k 0.52 从表中可以看出截止频率上基本准确，衰减远远超过 40 db/dec 。滤波器性能优越。尤其是 F 0 =100kHz 的低通滤波器能达到 60 db/dec 左右。 6.3 眼幅度测试 利用眼图的测试方法，将数字信号发生器产生的时钟信号

21、V 1 - clock ，以及数字信号 V 2 - clock 接 入示波器中，产生波形如图 16 所示。眼图的“眼睛”张开的大小反映着码间串扰的强弱。 “眼睛” 张的越大，且眼图越端正，表示码间串扰越小；反之表示码间串扰越大。当存在噪声时，噪声将 叠加在信号上，观察到的眼图的线迹会变得模糊不清。若同时存在码间串扰， “眼睛”将 张开得 更小。与无码间串扰时的眼图相比，原来清晰端正的细线迹，变成了比较模糊的带状线，而且不 是很端正。噪声越大，线迹越宽，越模糊；码间串扰越大，眼图越不端正。如图 16 所示，眼图 比较端正，码间串扰比较小。同时可以看出噪声叠加在信号上，使眼图的线迹模糊不清。噪声容

22、 限= V 1 / V 2 =3.06/3.4=0.9。其中 V 1 是峰值电压， V 2 是信号的最大电压。 6 结论 本文主要设计了 3 个模块：数字信号发生器，低通滤波器设计，数字信号分析电路。针对本 文所设计的数字信号发生器实现方案，应用了 MATLAB 软件完成各个功能模块的仿真研究。在 此基础上，采用原理图和 VHDL 相结合的方法，完成了 FPGA 的数字信号发生器。通过 Filter 8 solution 软件来设计低通滤波器，并重点解决了波形不正常，纹波太大，截止频率，以及达不到 40 db/dec 等等问题。对于数字信号分析电路，本文通过对曼彻斯特码波形进行滤波，同时使用 电压比较器进行波形整形。在同步的问题上，根据时钟的跳变的瞬间来产生波形，从而实现相位 的同步。 图 16 眼图 参考