电子技术综合设计课程设计

1、1、数字钟的构成：振荡器、分频器、计数器、译码器、数字钟的构成：振荡器、分频器、计数器、译码器、显示器等几部分显示器等几部分2、数字钟的时、分、秒实际上就是由一个、数字钟的时、分、秒实际上就是由一个24进制计进制计数器（数器（00-23），两个），两个60进制计数器（进制计数器（00-59）级）级联构成。设计数字钟实际上就是计数器的级联。联构成。设计数字钟实际上就是计数器的级联。3、60进制计数器的设计进制计数器的设计4、24进制计数器的设计进制计数器的设计5、计数器的级联设计、计数器的级联设计（一）、数字钟系统构成（一）、数字钟系统构成 EWB软件本身提供任意频率的时钟，因此振荡器、软件本身

2、提供任意频率的时钟，因此振荡器、分频器不需设计；分频器不需设计； 另外另外EWB软件也带有内置译码驱动的数码管，故此译软件也带有内置译码驱动的数码管，故此译码器和显示器也不需设计。码器和显示器也不需设计。 这样，数字钟的设计实际上就是设计如下图的计数器这样，数字钟的设计实际上就是设计如下图的计数器（二）、数字钟设计要点：（二）、数字钟设计要点：秒脉冲秒脉冲24进制进制计数器计数器60进制进制计数器计数器60进制进制计数器计数器（三）、芯片选型（三）、芯片选型 由于由于24进制、进制、60进制计数器均由集成计数器级进制计数器均由集成计数器级联构成，且都包含有基本的十进制计数器，从设计简联构成，且

3、都包含有基本的十进制计数器，从设计简便考虑，芯片选择同步十进制计数器便考虑，芯片选择同步十进制计数器74LS160。 计数器级联时的时钟构成方式可以采用同步时钟，计数器级联时的时钟构成方式可以采用同步时钟，也可以采用异步时钟，这里给出的参考图采用了异步也可以采用异步时钟，这里给出的参考图采用了异步时钟，详图见后页。时钟，详图见后页。（四）、计数器电路（四）、计数器电路 校准电路实质上是一个校准电路实质上是一个由基本由基本RS触发器组成的单触发器组成的单脉冲发生器脉冲发生器 。如图所示：。如图所示： 按钮按钮SB可使单脉冲或可使单脉冲或连续脉冲直接进入计数器连续脉冲直接进入计数器而进位脉冲被阻止

4、进入，而进位脉冲被阻止进入，因而能较快地校准计数器因而能较快地校准计数器的计数值。的计数值。 校准后将校正按钮释放，使其恢复原位，数校准后将校正按钮释放，使其恢复原位，数字钟继续进行正常的计时工作。字钟继续进行正常的计时工作。 CLR是清零端，低电平有效；CLK是脉冲输入端口，高电平有效；ABCD数据输入端，当LOAD低电平有效时，输入脉冲信号，数据置入；QaQbQcQd数据输出端；ENP，ENT使能控制端，当ENP*ENT=0时，计数器为保持状态；RCO为进位输出端。 清零预置使能时钟预置数据输入输出工作模式RDLDEP ETCPD3 D2 D1 D0Q3 Q2 Q1 Q0011110111

5、 0 01 1 d3 d2 d1 d0 0 0 0 0d3 d2 d1 d0保 持保 持十进制计数异步清零同步置数数据保持数据保持加法计数 设计时、分控制电路，要求有校时、暂停、清零功设计时、分控制电路，要求有校时、暂停、清零功能（用分脉冲信号源代替秒脉冲发生器）。能（用分脉冲信号源代替秒脉冲发生器）。2. 在在EWB界面内自选器件界面内自选器件,画出电路原理图。画出电路原理图。3. 按电路原理图连接各单元电路，认真检查电路是按电路原理图连接各单元电路，认真检查电路是否正确。否正确。4. 用用EWB将各单元电路调试正常，再将各单元电路将各单元电路调试正常，再将各单元电路置于同一界面内置于同一界面内,再按各自对应关系相互连接。再按各自对应关系相互连接。序号序号设计内容设计内容所用时间所用时间1 1布置任务，调研布置任务，调研1 1天天2 2查阅资料，学习软件查阅资料，学习软件 1 1天天3 3进行设计、进行设计、画电路图、调试画电路图、调试 3 3天天4 4撰写设计报告撰写设计报告, ,答辩答辩 1 1天天序号序号名称名称型号参数型号参数数量数量备注备注一、课程设计目的一、课程设计目的二、主要器件，软件环境二、主要器件，软件环境三、课程设计原理三、课程设计原理四、课程设计步骤四、课程设计步骤五、设计心得五、设计心得 考核方式和最后成绩的评定，根据