存储子系统-2-半导体 (1)

1、1/43TTL集成电路的全名是晶体管集成电路的全名是晶体管- -晶体管逻辑晶体管逻辑（Transistor-Transistor Logic),CMOS互补对称金属氧化物半导体（互补对称金属氧化物半导体（Complementary symmetry metal oxide semiconductor）输出输出 L： 2.4V。 输入输入 L： 2.0V 输出输出 L： 0.9*Vcc。 输入输入 L： 0.7*Vcc. 预备知识预备知识ECL射极耦合逻辑（射极耦合逻辑（Emitter Couple Logic） MOS金属氧化物半导体金属氧化物半导体( (场效应管场效应管) )2/434.2

2、半导体存储原理及芯片半导体存储原理及芯片双极型双极型MOSMOS型型TTLTTL型型ECLECL型型速度很快、速度很快、功耗大、功耗大、 容量小容量小电路结构电路结构P-MOSP-MOSN-MOSN-MOSCMOS(PNCMOS(PN两者互补组成两者互补组成) )功耗小、功耗小、 容量大容量大工作方式工作方式静态静态MOSMOS动态动态MOSMOS（静态静态MOSMOS除外除外）3/43存储信息原理存储信息原理静态存储器静态存储器SRAMSRAM动态存储器动态存储器DRAMDRAM（双极型、静态（双极型、静态MOSMOS型）：型）：依靠双稳态电路内部交叉反馈的机制存储信息。依靠双稳态电路内部交

3、叉反馈的机制存储信息。（动态（动态MOSMOS型）：型）：依靠电容存储电荷的原理存储信息。依靠电容存储电荷的原理存储信息。功耗较大功耗较大, ,速度快速度快, ,作作Cache。功耗较小功耗较小, ,容量大容量大, ,速度较快速度较快, ,作主存。作主存。4/434.2.1 4.2.1 双极型存储单元与芯片双极型存储单元与芯片读放读放VCCWWZBAD1D2V1V2二极管集电极耦合式二极管集电极耦合式双极型单元双极型单元V1导通导通, V2截止截止: 信息为信息为 0V1截止截止, V2导通导通: 信息为信息为 1（1 1）写入）写入“0 0”、“1 1”（3 3）读出）读出“0 0”、“1

4、1”（2 2）信号保持）信号保持选中：Z线 0.3V5/43TTL型存储芯片举例型存储芯片举例SN74189 164VCCA1A0A2A3DI4DO4DI3DO3GNDDI2DO2DI1DO1SwSN74189芯片引脚图芯片引脚图SVCC : 电源电源A03: 地址地址DI14：数据输入：数据输入DO14：数据输出：数据输出GND：接地线：接地线:片选信号片选信号W:读读写信号写信号6/43列译码列译码A1 A0A3 A2y0y1y2y3行行译译码码x0 x1x2x3DI4 DO4DI3 DO3DI2 DO2DI1 DO1SN74189芯片内部四个位平面的行列译码结构示意芯片内部四个位平面的行

5、列译码结构示意【分析】地址码为0001时7/43一个位平面内部的行列译码结构示意一个位平面内部的行列译码结构示意I/OI/OI/OI/Ox0 x1x2x3y3y2y1y0W0 W0W1 W1W2 W2W3 W3DiDiDoDo8/434.2.2 4.2.2 静态静态MOSMOS存储单元与芯片存储单元与芯片VccVccT3T3T1T1T4T4T2T2T5T5T6T6Z ZWWN N沟道沟道-MOS-MOS六管六管( (场效应管场效应管) )静态存储单元静态存储单元9/431.1.六管单元六管单元（1 1）组成）组成T1T1、T3T3：MOSMOS反相器反相器VccVcc触发器触发器T3T3T1T

6、1T4T4T2T2T2T2、T4T4：MOSMOS反相器反相器T5T5T6T6T5T5、T6T6：控制门管控制门管Z ZZ Z：字线，：字线，选择存储单元选择存储单元( (高电平高电平) )位线，位线，完成读完成读/ /写操作写操作W WW WW W、W W：（2 2）定义）定义“0 0”：T1T1导通，导通，T2T2截止；截止；“1 1”：T1T1截止，截止，T2T2导通。导通。10/43（3 3）工作）工作T5T5、T6T6Z Z：加高电平，加高电平，高、低电平，写高、低电平，写1/01/0。（4 4）保持）保持只要电源正常，保证向导通管提供电流，便能维持一管导只要电源正常，保证向导通管提

7、供电流，便能维持一管导通，另一管截止的状态不变，故称通，另一管截止的状态不变，故称静态静态。VccVccT3T3T1T1T4T4T2T2T5T5T6T6Z ZW WW W导通，选中该单元。导通，选中该单元。写入：写入：在在W W、W W上分别加上分别加读出：读出：根据根据W W、W W上有无上有无电流，读电流，读1/01/0。Z Z：加低电平，加低电平， T5T5、T6T6截止，该单元未选中，保持原状态。截止，该单元未选中，保持原状态。静态单元是静态单元是非破坏性非破坏性读出，读出后原内容不变。读出，读出后原内容不变。11/43地址端：地址端：21142114（1K1K4 4）1 19 910

8、101818A6 A5 A4 A3 A0 A1 A2 CS GNDA6 A5 A4 A3 A0 A1 A2 CS GNDVcc A7 A8 A9 D0 D1 D2 D3 WEVcc A7 A8 A9 D0 D1 D2 D3 WEA9A9A0A0（入）（入）数据端：数据端： D3D3D0D0（双向入（双向入/ /出）出）控制端：控制端：片选片选CSCS= 0 = 0 选中芯片选中芯片= 1 = 1 未选中芯片未选中芯片写使能写使能WEWE= 0 = 0 写写= 1 = 1 读读电源、地电源、地:VCC:VCC、GND2.2.存储芯片存储芯片 例例 SRAMSRAM芯片芯片Intel 2114In

9、tel 2114（1K1K4 4位）位）外特性外特性12/434.2.3 4.2.3 动态动态MOSMOS存储单元与芯片存储单元与芯片T1T1T2T2T3T3T4T4Z ZW WW WC1C1C2C2动态动态MOS四管存储单元四管存储单元1.1.四管单元四管单元T1T1、T2T2：记忆管：记忆管C1C1、C2C2：柵极电容：柵极电容T3T3、T4T4：控制门管：控制门管Z Z：字线：字线位线位线W W、W W：13/43（2 2）定义）定义0 0：T1T1导通，导通，T2T2截止截止1 1：T1T1截止，截止，T2T2导通导通T1T1T2T2T3T3T4T4Z ZW WW WC1C1C2C2（

10、C1C1有电荷，有电荷，C2C2无电荷）无电荷）（C1C1无电荷，无电荷，C2C2有电荷）有电荷）（3 3）工作）工作Z Z：加高电平，加高电平，T3T3、T4T4导通，选中该单元。导通，选中该单元。14/43高电平，断开充电回路，高电平，断开充电回路，然后字线然后字线 Z Z 再加高电平再加高电平（4 4）保持）保持写入：写入：在在W W、W W上分别加上分别加高、低电平，写高、低电平，写1/01/0。读出：读出：W W、W W先预充电至先预充电至再根据再根据W W、W W上有无电流，上有无电流，读出读出0/10/1。Z Z：加低电平，加低电平，T3T3、T4T4截止，该单元未选中，保持原状

11、态。截止，该单元未选中，保持原状态。需定期向电容补充电荷（动态刷新），故称需定期向电容补充电荷（动态刷新），故称动态动态。 四管单元是四管单元是非破坏性非破坏性读出，读出过程即实现刷新。读出，读出过程即实现刷新。T1T1T2T2T3T3T4T4Z ZW WW WC1C1C2C215/432.2.单管单元单管单元（1 1）组成）组成C C：记忆单元：记忆单元C CW WZ ZT TT T：控制门管：控制门管Z Z：字线：字线W W：位线：位线（2 2）定义）定义“0 0”：C C无电荷，电平无电荷，电平V0V0（低）（低）“1 1”：C C有电荷，电平有电荷，电平V1V1（高）（高）写入：写入：

12、Z Z加高电平，加高电平，T T导通，导通，在在W W上加高上加高/ /低电平，写低电平，写1/01/0。读出：读出：W W先预充电，先预充电，根据根据W W线电位的变化，读线电位的变化，读1/01/0。断开充电回路。断开充电回路。（3 3）工作）工作Z Z加高电平，加高电平，T T导通，导通，16/433.3.存储芯片存储芯片（4 4）保持）保持Z Z：加低电平，加低电平，T T截止，该单元未选中，保持原状态。截止，该单元未选中，保持原状态。单管单元是破坏性读出，读出后需重写。单管单元是破坏性读出，读出后需重写。C CW WZ ZT T例例1.DRAM1.DRAM芯片芯片21642164（6

13、4K64K1 1位）位）17/43地址端：地址端：216216（64K64K1 1）1 18 89 91616GND CAS Do A6 A3 A4 A5 A7GND CAS Do A6 A3 A4 A5 A7A7A7A0A0（入）（入）数据端：数据端：DiDi（入）（入）控制端：控制端：片选片选写使能写使能WEWE= 0 = 0 写写= 1 = 1 读读电源、地电源、地空闲空闲/ /刷新刷新 Di WE RAS A0 A2 A1 VccDi WE RAS A0 A2 A1 Vcc分时复用，提供分时复用，提供1616位地址。位地址。DoDo（出）（出）行地址选通行地址选通RASRAS列地址选通

14、列地址选通CASCAS：=0=0时时A7A7A0A0为行地址为行地址高高8 8位地址位地址：=0=0时时A7A7A0A0为列地址为列地址低低8 8位地址位地址1 1脚未用，或在新型号中用于片内自动刷新。脚未用，或在新型号中用于片内自动刷新。18/43例例2.2.1M1M4 4位位DRAMDRAM芯片，管脚图如下所示，其中有两芯片，管脚图如下所示，其中有两个电源脚、两个地线脚，为了对称，还有一个空脚个电源脚、两个地线脚，为了对称，还有一个空脚（NCNC）。）。1010根地址线，根地址线，4 4根数据线，行列选通信号根数据线，行列选通信号RASRAS和和CASCAS。以及读写控制。以及读写控制WE

15、WE和输出允许和输出允许OEOE。19/43行地址锁存器和列地址锁存器：分时传送地址码。先传送地址码行地址锁存器和列地址锁存器：分时传送地址码。先传送地址码A0A9，由行选通信号，由行选通信号RAS打入到行地址锁存器；然后传送地打入到行地址锁存器；然后传送地址码址码A10A19，由列选通信号，由列选通信号CAS打入到列地址锁存器。打入到列地址锁存器。20/43刷新计数器和相应的控制电路：刷新计数器和相应的控制电路：DRAM要定期刷新，按行刷新，要定期刷新，按行刷新，刷新计数器的长度等于行地址锁存器。刷新操作与读刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是交写操作是交替进行，通过替进

16、行，通过2选选1多路开关来提供刷新行地址或正常读多路开关来提供刷新行地址或正常读/写的行地写的行地址。址。21/431.MROM(1.MROM(掩模型只读存储器掩模型只读存储器):):掩膜工艺直接制作。掩膜工艺直接制作。只能读出，不能再进行改变。只能读出，不能再进行改变。可靠性高，集成度高，价格便宜；不能重写。可靠性高，集成度高，价格便宜；不能重写。2.PROM2.PROM：可一次编程只读存储器：可一次编程只读存储器3.EPROM3.EPROM：可擦除可编程只读存储器：可擦除可编程只读存储器用紫外光擦除，并可重复编程的用紫外光擦除，并可重复编程的ROMROM。4.EEPROM4.EEPROM：

17、电擦除可重写只读存储器：电擦除可重写只读存储器4.2.4 半导体只读存储器半导体只读存储器22/435 5、Flash MemoryFlash Memory（闪速存储器）（闪速存储器）新型的电擦除可编程新型的电擦除可编程ROMROM，可快速擦除整片，可快速擦除整片或数据块或数据块闪速存储器是在闪速存储器是在EPROMEPROM功能基础上增加了芯功能基础上增加了芯片的电擦除和重新编程能力。片的电擦除和重新编程能力。闪速存储器特点：闪速存储器特点：u廉价的高密度廉价的高密度u可直接执行可直接执行u具有具有RAMRAM存储器的读写功能。存储器的读写功能。23/434.3 4.3 主存的组织主存的组织

18、4.3.1 4.3.1 半导体存储器逻辑设计半导体存储器逻辑设计需解决：需解决：芯片的选用、芯片的选用、片内地址分配与片选逻辑、片内地址分配与片选逻辑、信号线的连接。信号线的连接。24/43 例例11用用21142114（1K1K4 4）SRAMSRAM芯片组成容量为芯片组成容量为4K4K8 8的的存储器。地址总线存储器。地址总线A15A15A0A0（低）（低）, ,双向数据总双向数据总线线D7D7D0D0（低）（低）, ,读读/ /写信号线写信号线R/WR/W。给出芯片内部地址分配与片选逻辑给出芯片内部地址分配与片选逻辑, ,并画出并画出M M框框图。图。25/431.1.计算芯片数计算芯片

19、数（1 1）先扩展位数，再扩展单元数。）先扩展位数，再扩展单元数。 2 2片片1K1K4 4 1K1K8 8 4 4组组1K1K8 8 4K4K8 8 8 8片片 （2 2）先扩展单元数，再扩展位数。）先扩展单元数，再扩展位数。 4 4片片1K1K4 4 4K4K4 4 2 2组组4K4K4 4 4K4K8 8 8 8片片 26/43存储器寻址逻辑存储器寻址逻辑2.2.地址分配与片选逻辑地址分配与片选逻辑芯片内的寻址系统芯片内的寻址系统( (二级译码二级译码) )芯片外的芯片外的地址分配地址分配与与片选逻辑片选逻辑为芯片分配哪几位地址，为芯片分配哪几位地址，以便寻找片内的存储单以便寻找片内的存

20、储单元元由哪几位地址形成由哪几位地址形成芯片选择逻辑，以芯片选择逻辑，以便寻找芯片便寻找芯片存储空间分配：存储空间分配：4KB4KB存储器在存储器在1616位地址空间（位地址空间（64KB64KB）中占据）中占据任意连续区间。任意连续区间。27/4364KB64KB1K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 4需需1212位地址位地址寻址：寻址：4KB4KBA A1515A A1212 A A1111A A10 10 A A9 9A A0 0A11A11A0A00 0 0 0 0 0 0 0任意值任意值 0 0 0 0 1 1

21、1 10 1 0 1 1 1 1 11 0 1 0 1 1 1 10 1 0 1 0 0 0 01 0 1 0 0 0 0 01 1 1 1 0 0 0 01 1 1 1 1 1 1 1片选片选 片内地址片内地址 28/43低位地址分配给芯片，高位地址形成低位地址分配给芯片，高位地址形成片选逻辑。片选逻辑。 芯片芯片 片内地址片内地址 片选信号片选信号 片选逻辑片选逻辑1K1K1K1K1K1K1K1KA9A9A0A0A9A9A0A0A9A9A0A0A9A9A0A0A A1111A A1010A A1111A A1010A A1111A A1010A A1111A A1010CS0CS0CS1C

22、S1CS2CS2CS3CS329/433.3.线路连接线路连接（1 1）扩展位数）扩展位数4 1K4 1K4410 1K4 1K4410 1K4 1K44104 1K4 1K441044A9A0D7D4D3D044R/WA11 A10CS3A11 A10CS0A11 A10CS1A11 A10CS2（2 2）扩展单元数）扩展单元数（3 3）连接控制线）连接控制线（4 4）片选逻辑电路）片选逻辑电路总线地址：总线地址：010101010101010101010101，分析其访存情况，分析其访存情况30/43某半导体存储器，按字节编址。其中，某半导体存储器，按字节编址。其中，0000H0000H0

23、7FFH07FFH为为ROMROM区，选用区，选用EPROMEPROM芯片芯片（2KB/2KB/片）；片）；0800H0800H13FFH13FFH为为RAMRAM区，选用区，选用RAMRAM芯片（芯片（2KB/2KB/片和片和1KB/1KB/片）。地址总线片）。地址总线A15A15A0A0（低）。给出地址分配和片选逻辑。（低）。给出地址分配和片选逻辑。 例例221.1.计算容量和芯片数计算容量和芯片数ROMROM区：区：2KB 2KB RAMRAM区：区：3KB 3KB 存储空间分配：存储空间分配：2.2.地址分配与片选逻辑地址分配与片选逻辑先安排大容量芯片（放地址先安排大容量芯片（放地址低

24、端），再安排小容量芯片。低端），再安排小容量芯片。便于拟定片选逻辑。便于拟定片选逻辑。共共3 3片片 31/43A A1515A A1414A A1313A A1212A A1111A A1010A A9 9A A0 00 0 00 0 0 0 0 0 0 0 0 0 00 0 00 0 0 0 0 0 0 1 1 1 1 0 0 00 0 0 0 1 0 1 1 1 1 1 0 0 00 0 0 1 0 0 1 0 0 1 1 1 1 0 0 00 0 0 0 1 0 1 0 0 0 0 0 0 00 0 0 1 0 0 1 0 0 0 0 0 0低位地址分配给芯片，高位地址形成片选逻辑。低

25、位地址分配给芯片，高位地址形成片选逻辑。 芯片芯片 片内地址片内地址 片选信号片选信号 片选逻辑片选逻辑2K2K2K2K1K1KA10A10A0A0A10A10A0A0A9 A9 A0A0CS0CS0CS1CS1CS2CS2A A1212A A1111A A1212A A1111A A1212A A11115KB5KB需需1313位地位地址寻址寻址：址：ROMROMA12A12A0A064KB64KB1K1K2K2K2K2KRAMRAMA A1010A A1515A A1414A A1313为全为全0,0,不使用不使用32/43 例例33某半导体存储器容量为某半导体存储器容量为4K4K8 8，

26、其中固化区，其中固化区2KB2KB选用选用ROMROM芯片芯片27162716（2K2K8 8），工作区），工作区2KB2KB选用选用RAMRAM芯片芯片21142114（1K1K4 4）；存储器地址总线）；存储器地址总线A A1515- -A A0 0（低），双向数据总线（低），双向数据总线D D7 7-D-D0 0（低），读写信号（低），读写信号线线R/WR/W。（1 1）计算芯片数量及组合关系；）计算芯片数量及组合关系；（2 2）分配片内地址与片选逻辑；）分配片内地址与片选逻辑；（3 3）画出存储器逻辑图和连线；）画出存储器逻辑图和连线；33/434.3.3 4.3.3 主存的外部连接方

27、式主存的外部连接方式1. 1. 系统模式系统模式CPU存储器存储器地址地址数据数据R/WCPU存储器存储器地址地址数据数据R/W地址锁存器地址锁存器数据缓冲器数据缓冲器总线控制器总线控制器（a）最小系统模式）最小系统模式（b）较大系统模式）较大系统模式34/43CPU存储器存储器地址地址数据数据R/W地址锁存器地址锁存器数据缓冲器数据缓冲器总线控制器总线控制器（C）专用存储总线模式）专用存储总线模式专用存储总线专用存储总线35/434.3.4 主存芯片技术介绍主存芯片技术介绍vSB SRAM(同步突发静态随机存储器同步突发静态随机存储器)v多端口多端口SRAMvFIFO存储器存储器vEDO D

28、RAM 扩展数据输出动态随机存储器扩展数据输出动态随机存储器vSDRAM 同步动态随机存储器同步动态随机存储器vDDR SDRAM 双倍数据率同步动态随机存双倍数据率同步动态随机存储器储器36/434.3.5 存储器的刷新与校验存储器的刷新与校验1.1.刷新含义和原因刷新含义和原因含含义：义：刷新。刷新。定期向电容补充电荷定期向电容补充电荷（一）动态存储器的刷新（一）动态存储器的刷新动态存储器依靠动态存储器依靠电容电荷电容电荷存储信息。平时无电源存储信息。平时无电源供电，时间一长电容电荷会泄漏，需定期向电容供电，时间一长电容电荷会泄漏，需定期向电容补充电荷，以保持信息不变。补充电荷，以保持信息

29、不变。原因：原因：37/43注意注意刷新刷新与与重写重写的区别。的区别。破坏性读出破坏性读出后重写，以恢复原来的信息。后重写，以恢复原来的信息。2.2.最大刷新间隔：最大刷新间隔：取决于芯片技术，可以是取决于芯片技术，可以是2ms2ms、4ms4ms和和8ms8ms。以封装后的一个存储芯片为单位，在最大刷新间隔内必以封装后的一个存储芯片为单位，在最大刷新间隔内必须对所有片内存储单元刷新一遍。须对所有片内存储单元刷新一遍。动态动态M M，需补充电荷以保持原来的信息。，需补充电荷以保持原来的信息。3.3.刷新方法：刷新方法： 逐行刷新。逐行刷新。刷新刷新1 1行行所用的时间所用的时间刷新周期刷新周

30、期 （小于存取周期）（小于存取周期）刷新一块芯片所需的刷新一块芯片所需的刷新周期数刷新周期数由芯片矩阵的由芯片矩阵的行数行数决定。决定。38/43对于采用对于采用DRAMDRAM的主存访问包括：的主存访问包括：由由CPUCPU通过地址总线（通过地址总线（ABAB）提供）提供行行+ +列列地址，地址，随机访问。随机访问。（1 1）CPUCPU访存访存（2 2）动态芯片刷新）动态芯片刷新由刷新地址计数器提供由刷新地址计数器提供行行地址（地址（RARA），在最），在最大刷新间隔内逐行定时刷新。大刷新间隔内逐行定时刷新。 DRAM存储器的刷新需要有硬件电路的支持，包括刷新计数器、刷新/访存裁决、刷新控

31、制逻辑等。这些控制线路形成DRAM控制器。40/43l地址多路开关：刷新时需要提供刷新地址，地址多路开关：刷新时需要提供刷新地址，非刷新时需提供读写地址，由多路开关进非刷新时需提供读写地址，由多路开关进行选择。行选择。l刷新定时器：刷新定时器： 定时电路用来提供刷新请求。定时电路用来提供刷新请求。l刷新地址计数器：只用刷新地址计数器：只用RASRAS信号的刷新操作，信号的刷新操作，需要提供刷新地址计数器。需要提供刷新地址计数器。l仲裁电路：对同时产生的来自仲裁电路：对同时产生的来自CPUCPU的访问存的访问存储器的请求和来自刷新定时器的刷新请求储器的请求和来自刷新定时器的刷新请求的优先权进行裁定。的优先权进行裁定。l定时发生器：提供行地址选通信号定时发生器：提供行地址选通信号RASRAS、列、列地址选通信号地址选通信号CASCAS和写信号和写信号WE. WE. 41/432ms2ms内集中安排所有刷新周期。内集中安排所有刷新周期。4.4.刷新周期的安排方式刷新周期的安排方式死区死区用在实时要用在实时要求不高的场求不高的场合。合。（1 1）集中刷新）集中刷新R/WR/W刷新刷新R/WR/W刷新刷新2ms2ms50ns50ns（2 2）分散刷新）分散刷新各刷新周期分散安排在存取周期中。各刷新周