数字逻辑电路2.

1、Project2基于Verilog HDL多功能代码转换电路的设计班级：140721姓名：沈睿学号：140721101. 需求分析：在控制信号（或称操作码）的作用下，将输入的8421码分别转换成余3码、2421码、格雷BCD码。当输入出现伪码时，拒绝转换并产生ERR标志。1.1功能需求输入端：Input（输入），Control（控制信号）输出端：Out（输出），ERR（伪码检测）1.2数据需求输入数据：二进制8421码输出数据：余三码，2421码，格雷BCD码1.3开发与运行环境需求软件Quartus8.0 系统Win71.4 其它设计需求 8421码余3码2421码格雷BCD码0 0 0 0

2、0 0 1 10 0 0 00 0 0 00 0 0 10 1 0 00 0 0 10 0 0 10 0 1 0 0 1 0 10 0 1 00 0 1 10 0 1 10 1 1 00 0 1 10 0 1 00 1 0 00 1 1 10 1 0 00 1 1 00 1 0 1 1 0 0 01 0 1 10 1 1 10 1 1 01 0 0 11 1 0 00 1 0 10 1 1 11 0 1 01 1 0 10 1 0 01 0 0 01 0 1 11 1 1 01 1 0 01 0 0 11 1 0 01 1 1 11 0 0 01 0 1 0 ERRERRERR1 0 1 1E

3、RRERRERR1 1 0 0ERRERRERR1 1 0 1 ERRERRERR1 1 1 0ERRERRERR1 1 1 1ERRERRERR2. 概要设计2.1程序总体结构Input作为输出，通过Control控制信号决定输出余三码或2421码或格雷BCD码，输出同时用ERR输出端进行伪码检测。余3码转换2421码转换格雷BCD码转换8421码伪码检测ERR输出选择目标码输出控制信号2.2主要数据结构8421码3. 详细设计逻辑电路图与Verilog代码module project201(Input,Control,Out,ERR);input3:0 Input;input1:0 Con

4、trol;output3:0 Out;output ERR;reg3:0 Out;reg ERR;always (Input)beginif(Input>4'b1001)ERR=1;/wei ma jian ceelseERR=0;begincase(Control)2'b00:beginif(Input<=4'b1001)Out=Input+4'b0011;/ yu 3 maelseOut=Input;end2'b01:begin/2421case(Input)4'b0000:Out=4'b0000;4'b0001:

5、Out=4'b0001;4'b0010:Out=4'b0010;4'b0011:Out=4'b0011;4'b0100:Out=4'b0100;4'b0101:Out=4'b1011;4'b0110:Out=4'b1100;4'b0111:Out=4'b1101;4'b1000:Out=4'b1110;4'b1001:Out=4'b1111;default:Out=Input;endcase end2'b10:begin/Gray BCDcase(In

6、put)4'b0000:Out=4'b0000;4'b0001:Out=4'b0001;4'b0010:Out=4'b0011;4'b0011:Out=4'b0010;4'b0100:Out=4'b0110;4'b0101:Out=4'b0111;4'b0110:Out=4'b0101;4'b0111:Out=4'b0100;4'b1000:Out=4'b1100;4'b1001:Out=4'b1000;default:Out=Inpu

7、t;endcaseend2'b11:beginOut=Input;enddefault ERR=1;endcaseendendendmodule功能表：Control=00 Out输出余三码Control=01 Out输出2421码Control=10 Out输出格雷BCD码Control=11 Out原样输出Input>1001 ERR=14. 测试（功能仿真）波形分析：在三种Control信号的控制下分别输出余三码（Control=00），2421码（Control=01）和格雷BCD码（Control=10），Control=11时原样输出，无要求，伪码情况下输出=输入，ERR为1。5. 总结基于逻辑门的设计方法：画逻辑电路图较为繁琐耗费时间较长，适用于设计简单的电路。基于VerilogHDL设计方法：设计简单，代码耗费时间较短，但代码查错时间较长适用于设