第6章 存储系统及扩展

1、第6章 存储系统及扩展6.1-6.4内容与组成原理重复内容与组成原理重复6.5 CPU与存储器的连接与存储器的连接6.6 高速缓存高速缓存Cache及其工作原理及其工作原理6.5 CPU6.5 CPU与存储器的连接与存储器的连接问题引入：问题引入：实验箱实验箱6.5 CPU6.5 CPU与存储器的连接与存储器的连接问题引入：问题引入：用户应用板用户应用板1用户应用板用户应用板26.5 CPU6.5 CPU与存储器的连接与存储器的连接6.5.1 连接存储器的基本问题连接存储器的基本问题 1. 把握要领把握要领-紧扣三总线紧扣三总线 CPU与存储器连接示意与存储器连接示意 AB 地址总线与容量对应

2、；地址总线与容量对应；均经锁存器与均经锁存器与M全部对应相连全部对应相连接。接。 DB数据总线根据数据总线根据4、8位不位不同，分别与高同，分别与高8位或低位或低8位对位对应连接。应连接。 CB控制总线一般考虑控制总线一般考虑CS、WE、RD、M/IO及相应的控及相应的控制逻辑。制逻辑。6.5.1 6.5.1 连接存储器的基本问题连接存储器的基本问题 2. 综合考虑的因素综合考虑的因素1）CPU总线的带负载能力总线的带负载能力 可加驱动器或缓冲器可加驱动器或缓冲器2）速度匹配与时序控制）速度匹配与时序控制 尽量选快速芯片尽量选快速芯片3） 数据通路匹配数据通路匹配 存储器以字节为，存储器以字节

3、为，16位或位或32位数据，放连续的几个位数据，放连续的几个内存单元中，称为内存单元中，称为“字节编址结构字节编址结构”。（奇、偶体）。（奇、偶体）4）合理的内存分配）合理的内存分配 分为分为ROM区和区和RAM区区单元的位数与其数据线数相对应单元的位数与其数据线数相对应： 3.3.存储器的片选与地址分配存储器的片选与地址分配 10 位地址，位地址， 1024 单元单元 8 位地址，位地址， 256单元单元 1) 1) 正确连接存储器的关键点正确连接存储器的关键点 合理分配存储空间，并正确译码！合理分配存储空间，并正确译码！ 芯片的片选信号芯片的片选信号 和和 字选字选 控制控制当当CS （或

4、（或CE） =0时，芯片被选中时，芯片被选中当当CS （或（或CE） = 1时，芯片被封锁时，芯片被封锁 芯片单元与地址线数相对应芯片单元与地址线数相对应存储容量存储容量10248=8K 位位1K字节字节8根数据线根数据线 芯片选择：芯片选择：在芯片地址线位数的基础上扩展地在芯片地址线位数的基础上扩展地址线，址线， 3.3.存储器的片选与地址分配存储器的片选与地址分配 每只芯片均有一条片选线每只芯片均有一条片选线CS(CE)，选通芯片。，选通芯片。片内地址：片内地址：由存储器芯片上地址线编码决定。由存储器芯片上地址线编码决定。扩展多芯片时解决扩展多芯片时解决2 个问题：个问题：扩展线位数扩展线

5、位数n 与扩展芯片与扩展芯片N的关系为的关系为 2n= N2) 地址线位数扩展及地址分配地址线位数扩展及地址分配CS。并由扩展线控制芯片的片选并由扩展线控制芯片的片选3.3.存储器的片选与地址分配存储器的片选与地址分配例如例如扩展扩展4片片4KB字节的存储器，则第字节的存储器，则第3只芯片的地址：只芯片的地址：A A1111 A A0 00 0 0 00 0 0 0 0 0 0 00 0 0 0 0 0 0 00 0 0 0B000HB000H1 1 1 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1BFFFHBFFFH 1212位芯片内地址位芯片内地址同容量存

6、储芯片的地址线扩展同容量存储芯片的地址线扩展 扩展的地址编码放在高位，芯片地址扩展的地址编码放在高位，芯片地址编码放在低位。编码放在低位。最低最低最高最高 A A15 15 A A14 14 A A13 13 A A1212 1 0 1 11 0 1 1 1 0 1 11 0 1 1 3 3位扩展地址位扩展地址 不同容量不同容量存储芯片地址线扩展存储芯片地址线扩展 以地址线位数最多的芯片为准进行扩展，在差以地址线位数最多的芯片为准进行扩展，在差别位置插入无关位。别位置插入无关位。3.3.存储器的片选与地址分配存储器的片选与地址分配例如例如 扩展扩展1 片片4K 字节和字节和1 片片8K 字节存

7、储器。字节存储器。 A A1414A A13 13 A A1212A A11 11 A A0 08KB芯片芯片1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 4000H 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 5FFFH4KB芯片芯片0 1 0 0 0 0 0 0 0 0 0 0 0 0 2000H 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 3FFFH插入无关位的第二种方法（可扩展的地址线充足时）插入无关位的第二种方法（可扩展的地址线充足时） 不同容量不同容量存储芯片地址线扩展存储芯片地址线扩展 以地址线位数最多的芯片为准进行扩展，在差以地址线

8、位数最多的芯片为准进行扩展，在差别位置插入无关位。别位置插入无关位。3.3.存储器的片选与地址分配存储器的片选与地址分配例如例如 扩展扩展1 片片4K 字节和字节和1 片片8K 字节存储器。字节存储器。 A A1515A A1414A A13 13 A A1212A A11 11 A A0 08KB芯片芯片1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 8000H(A000H) 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 9FFFH(BFFFH)4KB芯片芯片0 1 0 0 0 0 0 0 0 0 0 0 0 0 4000H(6000H) 0 0 1 1 1 1 1

9、 1 1 1 1 1 1 1 1 4FFFH(6FFFH)6.5.2 6.5.2 存储器的译码方法存储器的译码方法1. 线选译码法线选译码法方法：方法：用某一扩展位用某一扩展位直接作为片选信号。直接作为片选信号。优点：优点：无译码电路，线无译码电路，线路简单，成本低。路简单，成本低。缺点：缺点：有地址重叠现象有地址重叠现象,浪费大量的存储空间。浪费大量的存储空间。图图6.24 存储器线选译码电路图存储器线选译码电路图6.5.2 6.5.2 存储器的译码方法存储器的译码方法1. 线选译码法线选译码法方法：方法：用某一扩展位用某一扩展位直接作为片选信号。直接作为片选信号。优点：优点：无译码电路，线

10、无译码电路，线路简单，成本低。路简单，成本低。缺点：缺点：有地址重叠现象有地址重叠现象,浪费大量的存储空间。浪费大量的存储空间。图图6.24 存储器线选译码电路图存储器线选译码电路图A14A13A12 在同一时刻只能有一位为在同一时刻只能有一位为0 其中：其中：A12=0 选中片选中片1，地址空间为，地址空间为6000H6FFFH； （A15的无关）的无关）重叠区域之一为重叠区域之一为E000HEFFFH; A13=0 选中片选中片2，地址空间为，地址空间为5000H5FFFH； A14=0 选中片选中片3，地址空间为，地址空间为3000H3FFFH。 A2 A1 A0 Yi 0 0 0 0

11、0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 16.5.2 6.5.2 存储器的译码方法存储器的译码方法0Y74LS-138是常用的3-8译码器图6.67Y片选控制译码逻辑译码逻辑011011 1011102. 全译码法全译码法常用译码器有双常用译码器有双2-4译码器、译码器、3-8译码和译码和4-16译码器等。译码器等。6.5.2 6.5.2 存储器的译码方法存储器的译码方法2. 全译码法全译码法方法：方法：低位地址线作片内字低位地址线作片内字选；高位扩展线全部选；高位扩展线全部参加译码。参加译码。缺点：缺点：需加译码电路需加译码电路优点：优点：无地址重叠现象，

12、地无地址重叠现象，地址空间唯一性。址空间唯一性。6.25 全译码法的存储器系统电路图全译码法的存储器系统电路图6.5.2 6.5.2 存储器的译码方法存储器的译码方法3. 混合译码法混合译码法 一部分空余地址线参加译码一部分空余地址线参加译码 一部分用于线选连接一部分用于线选连接图6.26 片选方式的选择片选方式的选择要根据系统复杂程度要根据系统复杂程度综合分析确定。综合分析确定。6.5.3 存储器与存储器与CPU的连接的连接1. 存储器的分体结构存储器的分体结构8086CPU有有16位数据线位数据线高高8位位 、 低低8位存储体位存储体为何要分体：为何要分体： 存储芯片数据线存储芯片数据线8

13、位，位，CPU数据线数据线=16=16位位80486CPU有有32位数据线位数据线4个个8位的存储体位的存储体 486四个存储体的选择信号：四个存储体的选择信号：BE0 BE3 Pentium有有8个存储体的体选信号：个存储体的体选信号： BE0BE7BHEBHEA A0 06.5.3 存储器与存储器与CPU的连接的连接1. 存储器的分体结构存储器的分体结构A1 9 A1 A0 B H E 图3 .2 6 8 0 8 6 存 储 器 连 接 S E L A1 8 A0 高 位 (奇 地 址 ) 5 1 2 K 8 D7 D0 S E L A1 8 A0 低 位 (偶 地 址 ) 5 1 2 K

14、 8 D7 D0 A D1 5 A D8 A D7 A D0 A1 9 A1 A0 B H E 图3 .2 6 8 0 8 6 存 储 器 连 接 S E L A1 8 A0 高 位 (奇 地 址 ) 5 1 2 K 8 D7 D0 S E L A1 8 A0 低 位 (偶 地 址 ) 5 1 2 K 8 D7 D0 A D1 5 A D8 A D7 A D0 6.5.3 存储器与存储器与CPU的连接的连接1. 存储器的分体结构存储器的分体结构有效选中高有效选中高8 8位（奇数体）位（奇数体）BHEA0=0选中低选中低8位（偶数体）位（偶数体） 高位高位512k8 低位512k8 二者均有效二

15、者均有效=00时，选中时，选中16位字位字6.5.3 存储器与存储器与CPU的连接的连接 N1位芯片，扩展位芯片，扩展N个字节，用个字节，用8片并列成一组；片并列成一组； 1K4位芯片，扩展位芯片，扩展1KB,要用要用2片并列成一组。片并列成一组。2. 位扩展位扩展 用多块存储器芯片重叠使用。并成一个字节或字长用多块存储器芯片重叠使用。并成一个字节或字长的存储体。的存储体。 主要是数据线按位排列，存放数据的某个对应位，主要是数据线按位排列，存放数据的某个对应位，并行连接到并行连接到CPU的数据线上。的数据线上。 组内每片的地址线、控制线并在一起；再与组内每片的地址线、控制线并在一起；再与CPU

16、的的相应信号线连接。相应信号线连接。6.5.3 存储器与存储器与CPU的连接的连接2. 位扩展位扩展读写片选控读写片选控制线组内并制线组内并联联组内各芯片组内各芯片地址线并联地址线并联数据线按位数据线按位组分别连接组分别连接DB6.5.3 存储器与存储器与CPU的连接的连接2. 位扩展位扩展扩展第二组扩展第二组读写片选控读写片选控制线组内并制线组内并联联组内各芯片组内各芯片地址线并联地址线并联数据线按位数据线按位组分别连接组分别连接DB6.5.3 存储器与存储器与CPU的连接的连接3. 字扩展字扩展要领：要领：各位组地址线、数据线、读写控制线横向延各位组地址线、数据线、读写控制线横向延伸串联。

17、片选线经译码器分别连接！伸串联。片选线经译码器分别连接！组组2组组1组组4组组3扩展容量扩展容量256B4组组=1KB（组内组内2564位位2片片）6.5.4 CPU与存储器典型连接与存储器典型连接1. 设计地址译码电路设计地址译码电路步骤：步骤：（1）确定）确定( (扩展扩展) )地址线数地址线数（2）确定地址分配）确定地址分配（3）画地址分配图和位图）画地址分配图和位图（4）画出地址译码电路图并连接）画出地址译码电路图并连接 实用中，应尽可能选择大容量片，以简化电实用中，应尽可能选择大容量片，以简化电路和减少板卡面积。路和减少板卡面积。6.5.4 CPU与存储器典型连接与存储器典型连接 例

18、如例如 27C64和和62C64构成构成32KB的的EPROM和和32KB的的SRAM(0000H0FFFH）。）。（1）确定地址线数）确定地址线数27C6462C64芯片上芯片上13根根A12A032KB ROM需需4片片32KB RAM需需4片片8片；片；扩展扩展A15A13作片选作片选64KB连续地址空间需要连续地址空间需要16根根6.5.4 CPU与与存储器典型连接存储器典型连接芯片编号芯片编号类型与容量类型与容量地址范围地址范围0ROM 8KB0000H1FFFH1ROM 8KB2000H3FFFH2ROM 8KB4000H5FFFH3ROM 8KB6000H7FFFH4RAM 8K

19、B8000H9FFFH5RAM 8KBA000HBFFFH6RAM 8KBC000HDFFFH7RAM 8KBE000HFFFFH( (3) ) 画出画出地址分配表和地址位图地址分配表和地址位图( (2) ) 确定地址分配确定地址分配 考虑地址连续，设计考虑地址连续，设计ROM占用前占用前32KB,地址范围地址范围0 7FFFH；RAM占用后占用后32KB,地址范围地址范围8000 0FFFFH。片间地址线片间地址线片内地址线片内地址线A15A14A13A12A00000号ROM芯片0011号0102号0113号1004号RAM芯片1015号1106号1117号6.5.4 CPU与存储器典型连

20、接与存储器典型连接考虑考虑M/IO=1才选中存储器，与才选中存储器，与G相连；相连；A15A13与译码与译码输入端输入端 A B C连接。连接。（4 4）画出地址译码电路）画出地址译码电路问题！芯片内地址连问题！芯片内地址连续，但不适应分体结续，但不适应分体结构构6.5.4 CPU与与存储器典型连接存储器典型连接芯片号芯片号类型与容量类型与容量地址范围地址范围0ROM 8KB0000H3FFFH 的偶数体1 8KB0000H3FFFH的奇数体奇数体2 8KB4000H7FFFH的偶数体3 8KB4000H7FFFH的奇数体奇数体4RAM 8KB8000HBFFFH的偶数体5 8KB8000HB

21、FFFH的奇数体奇数体6 8KBC000HFFFFH的偶数体7 8KBC000HFFFFH的奇数体奇数体( (3)画出画出分体结构分体结构地址分配表和地址位图地址分配表和地址位图( (2)确定地址分配确定地址分配片间地址线片间地址线片内地址线片内地址线体选体选A15A14A13A1A0000号号ROMBHE#011号号A0102号号BHE#113号号A0004号号RAMBHE#015号号A0106号号BHE#117号号6.5.4 CPU与存储器典型连接与存储器典型连接 用用BHE和和A0作奇偶存储体控制信号；作奇偶存储体控制信号；A15A14与译码与译码输入端输入端 B、C 连接。连接。注意注

22、意A端接地，端接地，M/IO接接G端！端！可用可用2四译码器四译码器(4)(4) 画出地址译码电路画出地址译码电路6.5.4 CPU与存储器典型连接与存储器典型连接前述前述64KB分存储体例题，与分存储体例题，与8086连接电路如下：连接电路如下：2.存储器与存储器与8086 CPU的连接的连接BHE接接4片，片，A0接接4片；片；各各ROM两片，两片，RAM两片两片6.5.4 CPU与存储器典型连接与存储器典型连接前述前述64KB分存储体例题，与分存储体例题，与8086连接电路如下：连接电路如下： ROM的偶数体是的偶数体是0、2片，奇片，奇数体是数体是1、3片；片； RAM的偶数体是的偶数

23、体是4、6片，奇片，奇数体是数体是5、7片。片。2.存储器与存储器与8086 CPU的连接的连接6.5.4 CPU与存储器典型连接与存储器典型连接前述前述64KB分存储体例题，与分存储体例题，与8086连接电路如下：连接电路如下： 奇数体的奇数体的1、3片和片和5、7片数据线接到片数据线接到CPU的高的高8位位D15D8； 偶数体的偶数体的0、2片和片和4、6片数据线接到片数据线接到CPU的低的低8位位D7D0；2.存储器与存储器与8086 CPU的连接的连接6.5.4 CPU与存储器典型连接与存储器典型连接前述前述64KB分存储体例题，与分存储体例题，与8086连接电路如下：连接电路如下：问

24、题：问题：部分译码有地址重部分译码有地址重叠！也可以用叠！也可以用A19A18A17高高位译码，中间插入无关位。位译码，中间插入无关位。2.存储器与存储器与8086 CPU的连接的连接6.5.4 CPU与存储器典型连接与存储器典型连接延伸一：改用延伸一：改用128K8，扩成，扩成1024KB存储器。（片上存储器。（片上17线，总线，总20线）线） 观察改动！观察改动！译码：译码：A19A18片内：片内：A17A1容量：容量：512KB22.存储器与存储器与8086 CPU的连接的连接6.5.4 CPU与存储器典型连接与存储器典型连接2.存储器与存储器与8086 CPU的连接的连接延伸二：改用延

25、伸二：改用128K8，扩成，扩成1024KB存储器为全存储器为全RAM。 思考：仅全部改接思考：仅全部改接成成RAM应改动那些应改动那些连线？连线？ RAMRAMRAMRAM31206.6 高速缓存高速缓存Cache及其工作原理及其工作原理 在慢速的在慢速的DRAM和快速和快速CPU之间插入速度较快、容量之间插入速度较快、容量较小的较小的SRAM，起到缓冲作用，又不使成本上升过高。，起到缓冲作用，又不使成本上升过高。 原因：原因：程序访问的局部性。对局部范围的存储器地程序访问的局部性。对局部范围的存储器地址频繁访问，而对此范围以外的地址则访问甚少的现象，址频繁访问，而对此范围以外的地址则访问甚

26、少的现象，就称为程序访问的局部性。就称为程序访问的局部性。 加之循环程序段和子程序段要重复执行多次。加之循环程序段和子程序段要重复执行多次。 方法：方法：不断地将与当前指令集相关联的一个不太不断地将与当前指令集相关联的一个不太大的后继指令集从内存读到大的后继指令集从内存读到Cache，然后再与，然后再与CPU高高速传送，从而达到速度匹配。速传送，从而达到速度匹配。6.6.1 Cache的工作原理的工作原理6.6.1 Cache的工作原理的工作原理 操作：操作：CPU对数据请求时，通常先访问对数据请求时，通常先访问Cache；不；不命中再访问存储器，获取的同时，也把它拷进命中再访问存储器，获取的

27、同时，也把它拷进Cache 。 命中率：命中率： Cache空间与主存空间保持适当比例的空间与主存空间保持适当比例的映射关系，命中率还会较高的。映射关系，命中率还会较高的。 图6.34 CPU访问Cache和内存关系图6.6.2 Cache的组织方式的组织方式 地址映像：地址映像：CPU把内存数据复制到把内存数据复制到Cache时，将内存时，将内存地址经某种函数处理后，地址经某种函数处理后，写入写入Cache标志字段标志字段的过程。的过程。 地址变换：地址变换：在程序执行时，把主存地址变换为访问在程序执行时，把主存地址变换为访问Cache地址的过程。地址的过程。Cache与内存的三种映像关系与

28、内存的三种映像关系 1.全相联映像方式全相联映像方式 要将主存的要将主存的全部地址全部地址写入写入Cache的标志字段。内存的的标志字段。内存的一个区块可以映像到一个区块可以映像到Cache的任何一个地方。的任何一个地方。1.全相联映像方式全相联映像方式图6.35 全相联映像规则图 图6.36 联映像地址变换过程比较：主存的整个地址比较：主存的整个地址与与Cache中的每一个单中的每一个单元的标志字段比较。元的标志字段比较。优点：优点：冲突概率最低，冲突概率最低，Cache利利用率最高。用率最高。缺点：缺点：全比较而使查表速度难以全比较而使查表速度难以提高，且控制线路复杂，提高，且控制线路复杂

29、，成本太高。适宜小容量成本太高。适宜小容量Cache。 2.直接映像方式直接映像方式 内存中每一块只能一一对应到内存中每一块只能一一对应到Cache的（唯一的）相的（唯一的）相应位置上。仅将主存的应位置上。仅将主存的区段号区段号写入写入Cache的标志字段。的标志字段。比较：仅主存区段号比较：仅主存区段号=标志字段内容？标志字段内容？访问：主存区段内偏访问：主存区段内偏移地址去访问移地址去访问Cache一个单元。一个单元。唯一对应唯一对应映像关系映像关系直接映像优点：直接映像优点：硬件控制电路简单，只需容量较少的按地址硬件控制电路简单，只需容量较少的按地址访问的区号标志表存储器，且访问访问的区

30、号标志表存储器，且访问Cache与访问区号表、与访问区号表、比较区号表的操作同时进行。比较区号表的操作同时进行。直接映像缺点：直接映像缺点：最致命最致命Cache块冲突率高。只要两个或以上块冲突率高。只要两个或以上的经常使用的块恰好被映像到的经常使用的块恰好被映像到Cache同一个块位置上时，同一个块位置上时，就会使就会使Cache的命中率急剧下降。的命中率急剧下降。2.直接映像方式直接映像方式3. 组相联映像方式组相联映像方式 内存的一个区块可以映像到内存的一个区块可以映像到Cache几个特几个特定的区块中。定的区块中。 原理：原理：将将Cache空间和内存地址空间都分成组，各空间和内存地址

31、空间都分成组，各组之间是直接映像，但组内各块则是全相联映像。组之间是直接映像，但组内各块则是全相联映像。 当分组中每一组块数为当分组中每一组块数为“1”时，就成了直接映像；时，就成了直接映像；当每一组块数和当每一组块数和Cache块数相同时就成了全相联映像。块数相同时就成了全相联映像。 优点：优点：是命中率比直接映像方式稍高。是命中率比直接映像方式稍高。 缺点：缺点： 是控制器比较复杂。是控制器比较复杂。6.6.3 Cache 的数据更新方法的数据更新方法问题提出：问题提出： Cache与内存数据不一致。与内存数据不一致。 数据传送时，数据传送时，Cache更新，内存未变；更新，内存未变； D

32、MA传送时，内存更新，传送时，内存更新，Cache未变。未变。 1. Cache已更新，内存未更新已更新，内存未更新 （1）通写方式）通写方式 CPU写写Cache时，时，Cache控制器立即写对应内存。控制器立即写对应内存。 6.6.3 Cache 的数据更新方法的数据更新方法问题提出：问题提出： Cache与内存数据不一致。与内存数据不一致。 数据传送时，数据传送时，Cache更新，内存未变；更新，内存未变； DMA传送时，内存更新，传送时，内存更新，Cache未变。未变。 1. Cache已更新，内存未更新已更新，内存未更新 （1）通写方式）通写方式 （2）缓冲通写方式）缓冲通写方式 Cache和内存之间增加一个缓冲器。和内存之间增加一个缓冲器。 要改写的数据先存在缓冲器中，在要改写的数据先存在缓冲器中，在CPU进入下一个操进入下一个操作时，缓冲器的内容才被写入内存。作时，缓冲器的内容才被写入内存。 6.6.3 Cache 的数据更新方法的数据更新方法问题提出：问题提出： Cache与内存数据不一致。与内存数据不一致。 数