可编程逻辑器件期中作业

1、可编程逻辑器件期中报告四位全加法器李泽宇(0736121 刘志勇(0736120 金伟(0736119 段少英(0736067目录一、安装软件及申请license (1二、四位全加器原理图的设计过程 (51. 半加器 (52. 全加器 (63. 四位全加器(可加可减 (7三、软件仿真及分析 (8四、配置管脚及硬件观测 (101. 配置管脚 (102. 下载到硬件 (11五、期中实验总结 (12一、安装软件及申请licenseQuartus II为共享软件,没有购买的情况下只有30天的使用期。要想使用它,我们可以到altera公司的网站上申请一个license,下面为申请license的过程。1

2、.按一般软件的安装方法安装Quartus II。安装成功后,打开Quartus II,没有购买情况下,界面如下图1。选择第二个选项,然后点击“ok”图 12.在此对话框中,我们选择第二个选项,就是“perform automatic web license retrieval”,点击“ok”。然后跳出另外一个对话框,如图2。选择第二个选项,然后点击“ok”图 23.选择第二个选项,点击“ok”。这样,程序将自动连接到altera公司的网站,如图3。点击此链接图 34.点击如图所示的链接,打开后提示注册一个账户。要申请license,会要求我们输入NICID(这一点很重要,是altera公司禁止

3、盗版的手段。NIC ID在Quartus里的tool选项卡的license setup下可以找到,如下图4,Tool选项卡选择license setup选项图 45.找开license setup,可以找到NIC ID如下图5复制NIC ID图 56.将NIC ID复制到网站对话框里。将上一步复制的NID ID粘贴到图 67.接下来再按提示操作,完成后稍等一分钟,altera公司会向刚注册用的邮箱发一封电子邮件,我们要的license文件就包含在这封电子邮件里的附件里。下面是altera公司回复给我们的邮件截图。 图78.接下来,只要到tool下的license setup里倒入altera公

4、司回复的邮件里的license文件,就可以使用Quartus II了。以上就是安装软件及申请license的全过程。二、四位全加器原理图的设计过程进入quartus,建好工程,在我们的工程中,命名为zy,这一步需要注意的是:选择与我们实验箱一致的器件及其型号。设计项目前,经组员讨论,我们确定了大体思路。设计四位全加器的过程如下:首先设计一个半加器,然后由两个半加器设计成全加器,最后由四个全加器设计出符合要求的四位全加器。1.半加器进入工程后,点击new,建立一个原理图文件,在该文件中,我们画了如下组合逻辑电路。如下图8,然后保存该文件。 图8以上就是半加器的原理图文件,将其编译,无错后我们要将

5、它制作成为符号文件(symbol file。将其生成symbol file方法是:file下拉菜单的create里的create symbol file for current file。生成符号文件1。这里我们将它命名为:1,原因是当我们组的成员做到这一步的时候我们还不了解大部书中所说的命名要求(名称不能以数字开头,但在我们的工程中,我们并没有发现它出现异常。因此我们不去改变它了。这是我们在做实验时的一点发现,可能是我们的quartus的版本不一样造成的。下图9是生成的symbol文件。 图92.全加器下面用上一步所做的半加器设计全加器。方法如下:新建一个原理图文件,在文件中画如下图10的组

6、合逻辑电路。保存文件。 图10按照上一步(生成半加器生成symbol文件1的方法生成symbol文件如下图11。 图11上图11就是我们设计的全加器。这里我们将全加器命名为block1。3.四位全加器(可加可减有了以上基础,我们就可以制作四位全加器了。在新建的原理图中画电路如下图12,这样设计的四位全加器是可加可减的。加减由c端控件,当它这1时,四位全加器为减法器;而c端为0时,四位全加器才为加法器。这一步有一点要注意:因为这个原理图是要用来仿真的,所以这个原理图的名字必须与工程名一致,工程名为zy,故将此原理图文件命名为zy.bdf。 图12编译以上原理图文件,无错。Warnings忽略它。

7、 图13能过以上几步,四位全加器的原理图文件就制作完成了。三、软件仿真及分析这一步中我们建立一个波形文件,通过该波形文件来观测各个输入、输出节点的波形,这就是所谓的仿真。波形文件通过new下拉菜单里的other file里的最后一项vector waveform file来建立。这里有一点很重要,就是这个波形文件的名字必须与要仿真的文件的名称一样,否则找不到节点。所以我们的项目的波形文件命名为zy.vwf在仿真前,还有一点要说明,这一点属于“配置管脚及硬件观测”里的内容,为了方便理解,我们将它在这里说明情况。我们的四位全加器有一个控件端“c”,当它这1时,四位全加器为减法器;而c端为0时,四位

8、全加器才为加法器。在我们配管脚时,我们发现一个问题:实验室的实验箱用模式5时,也只有8个按键(此模式可用的按键数最多。但我们的设计方案有A0A3、B0B3、C,9个输入端,所以在实际情况下,我们只能把c端接恒高或恒低。所以仿真时,我们把zy.bdf原理图文件中的c端接地,这样,我们四位全加器为加法器。波形仿真图如下图14.其中A0A3、B0B3的高低随机产生。四位全加器的运算结果为:“C1S3S2S1S0”。A0A3、B0B3C1S3S2S1S0图14全加器的真值表如下表1: 表1在我们分析运算结果时,我们是要用到以上真值表的。比如:A0A3+B0B3=C1S3S2S1S0为1011+0011

9、=01110时,是在图14中红线的标注位置。从中可以看出,我们的设计方案是成功的。这里有一点很重要:结果要延时一个时钟后才出现,这是由硬件决定的。四、配置管脚及硬件观测上一步中,我们已经在软件上实现了四位全加器这一方案,接下来我们要将它下载到实验箱,进行硬件上的仿真。1.配置管脚进行硬件仿真的第一步是配置管脚,配置管脚方法如下:首先点击assignment菜单下的assignment editor,出来管脚配置图,如下图15。GategoryNew图15选择gategory为:pin 。接下来就进入正式的管脚配置步骤。点击管脚配置框中的new 选项,将所有管脚配置好。我们项目的管脚配置如下图1

10、6。图 16 这样配置管脚的说明：实验箱设定为模式 5,输入输出关系如下表 A0 键1 A1 键2 A2 键3 A3 键4 B0 键5 B1 键6 B2 键7 B3 键8 S0 D1 S1 D2 S2 D3 S3 D4 C1 D5 其中 D 表示二极管。 已上就是配置管脚的全过程。 2. 下载到硬件 做好这一步工作后，点击菜单栏里的 programming，弹出以下窗口 programmin g 这个构不能少 图 17 11 在弹出的窗口中，zy.sof 自动装入软件，点击 hardware setup 配置好硬件，这里要中 气用的硬件来选。选择正确后图窗口的“star”图标改变颜色后，点击该

11、图标即可下载到 板子里。我们的程序下载到板子里后，可以正确工作（条件有限，没有相机，这里不在加 入图片） 。 五、 期中实验总结 本项目组成员： 李泽宇(0736121、 刘志勇(0736120、 金伟(0736119、 段少英(0736067。 四个人分工合作，默契地完成了本次作业。在完成作业的过程中，四名同学严肃而充满欢 乐，建立了深厚的友谊。 在完成作业的过程中， 我们也学到了很多知识。 加法器是数字系统中的基本逻辑器件。 多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位 产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法 器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串 行加