数字电路第四章

1、4-1 第4章 组合逻辑电路 4.2 组合逻辑电路设计4.1 组合逻辑电路分析4.3 组合逻辑电路的冒险现象概 述4-2数 字 系 统逻 辑 电 路时序逻辑电路4-3组合逻辑电路的特点 结构特点：基本上由门电路组成；只有从输入端到输出端的直接通路，而没有从输出端到输入端的反馈回路；电路中不包含具有记忆功能的存储元件 逻辑特点：任何时刻电路的输出仅仅取决于该时刻的输入信号，而与这一时刻输入信号作用之前电路原来所处的状态无关 4-4组合逻辑电路的一般框图描述 组 合 逻辑 电 路x1x2xnZ1Z2ZnZ1f1 (x1，x2, xn)Z2f2 (x1，x2, xn)Znfn (x1，x2, xn)

2、4-5 4.1 组合逻辑电路分析 分析目的 根据给定逻辑电路，找出该电路的逻辑功能 组合逻辑电路分析是建立在逻辑代数基础上的，大部分分析步骤与逻辑函数的运算、化简和变换有关 常见的典型组合逻辑电路有：编码器、译码器、数据选择/分配器、全加器、数值比较器、奇偶产生/校验器等4-6 4.1 组合逻辑电路分析 组合逻辑电路分析的一般步骤逻 辑 图 逐级写出输出表达式化简和变换列真值表概括电路逻辑功能4-7组合逻辑电路分析例ABABA BBABABABABABAF)(ABF11 1 1 1(真值表略)异或逻辑 4.1 组合逻辑电路分析 4-8组合逻辑电路分析例 &ABF11ABABA BBAA

3、BBAABF(真值表略)同或逻辑4.1 组合逻辑电路分析 4-9 4.1.1 全加器 做一次加法运算加法运算规律：1 1 0 11 0 0 1+)1 0 1 1 01 0 0 1 加数和进位逢二进一 各位相加时实际上是两个加数和低位来的进位三个数相加 各位加法运算产生的结果都是本位和和向高位的进位4-10 4.1.1 全加器 半加运算和半加器 两个加数和低位来的进位相加求和的运算，称为全加运算。 仅仅是两个加数相加求和，不考虑低位进位，称为半加运算。半加运算产生“半加和”和“半加进位”，半加运算是一种过渡性的不完整加法运算。能完成半加运算的电路称为半加器4-11半加器A BSCO0000011

4、010101101 列出半加运算的真值表，进而得出半加器的逻辑函数表达式和逻辑图BABABASABCO &=1ABSCOABSCO半加器逻辑符号 4.1.1 全加器 4-12全加器 全加器的真值表CIi-1AiBiSiCOi0000000110010100110110010101011100111111全加器的表达式一位全加器的逻辑符号CICO1iiiiCIBAS1111)()(iiiiiiiiiiiiiiiiiCIBCIABACIBABACIBABACO 4.1.1 全加器 4-13用半加器构成全加器1ABCA BAB(A B)CA B C AB+(A B)CCBAFBCACABHF

5、H 4.1.1 全加器 4-14逐位进位全加器B1A1F1CICOB2A2F2CICOB3A3F3CICOCIB0A0F0CO 四个一位全加器构成4位逐位进位加法器，由于逐级运算需要消耗许多时间，因此运算速度较慢，实用的全加器是超前进位全加器 4.1.1 全加器 4-15超前进位全加器 在超前进位全加器中，只需经历较少级数门的延迟时间获得各位的进位信号，几乎同时完成全加，输出全加和和向更高位的进位信号。 常用的中规模超前进位全加器集成电路有：CT54/74283,CT54S/74283,CT54LS/74LS283,CC4008等030303PQCICO4位全加器逻辑符号 4.1.1 全加器

6、4-16&1111B4 A3A4B3 A2B2A1B1CI1&111CO4F4F3F2F1Y3X3Y4X4Y2Y1X2X1& & & &1111111=1=1=1=14位超前进位全加器CT54/74283逻辑图4-17超前进位全加器F1=X1 Y1= A1 B1 CI1X1=A1B1( A1 + B1) = A1 B1Y1=CI1X2=A2B2( A2 + B2) = A2 B2Y2=A1B1CI1+A1 + B1 =( A1+B1 ) (A1B1 + CI1 ) = A1B1 + ( A1+B1 ) CI1 = CO1 = CI2同理可得：X3

7、、Y3 、X4、Y4 进而得出：F3、 F4和CO4最终写出全加器的各位全加和F1 F4 、向高位的进位CO1 CO4(向更高位的进位)F2=X2 Y2= A2 B2 CI2 4.1.1 全加器 4-18 4.1.2 编码器 赋予每个二元码序列一个固定的含义，称为编码。能够实现编码操作的电路称为编码器。编码器的作用是将一系列信号状态转换成二进制代码 如果需要编码的信息量是N，二进制代码的码长是 n 位，则应满足关系： 2n N 2n1 常见的编码器有二进制编码器和二十进制（BCD）编码器4-19 4.1.2 编码器 VCC&ABCD1kW90123456789一个BCD编码器 当开关切

8、换时，可能出现有两个输入同时要求编码，编码器将输出错码。11114-20优先编码器（HPRI/BIN） 优先编码器能首先对输入进行优先排序，仅仅对优先级别最高的输入编码，而对其它输入不作任何响应。（以下介绍的优先编码器是以输入端的下标编号数值最大的优先级别最高） 常用中规模的优先编码器有：8线3线优先编码器CT54/74148、 CT54LS/74LS148、CC4532，10线4线优先编码器CT54/74147、 CT54LS/74LS147、CC40147等 4.1.2 编码器 4-21111111111111& & & &1111IN0(10)IN1(11

9、) IN2(12) IN3(13) IN4(1)IN5(2)IN6(3)IN7(4) ST(5)YS(15)YEX(14)Y0(9)Y1(7)Y2(6)18线3线优先编码器逻辑图CT54/741484-22优先编码器 CT54/74148IN0IN 7 编码输入端 ;低电平输入有效Y0Y2 编码输出端 ;反码输出ST 选通输入端 ;低电平有效, 当ST0 时本片可编码， 当ST1时本片不编码YS 选通输出端 ;当本片编码时 YS 1 当本片不编码时 YS 0 送低位片作为选通信号YEX 扩展输出端 ;当多片扩展使用时，作 为扩展输出代码的最高 位，YEX1时表示本片 不编码，输出代码全1 4.

10、1.2 编码器 4-23输 入输 出STIN0IN1IN2IN3IN4IN5IN6IN7Y0Y1Y2YEXYS111111011111111111100000001001001010011010010011101101001111100010011111101010011111111001001111111111018线3线优先编码器CT54/74148真值表 4.1.2 编码器 4-248线3线优先编码器逻辑符号0/Z101/Z112/Z123/Z134/Z145/Z156/Z167/Z17V18ENa1a2a3a1011121314151617118 aHPRI/BININ0IN1IN2I

11、N3IN4IN5IN6IN7Y0YEXY2Y1STYS关联标注法关联标注法（见教材附录三： 二进制逻辑单元图形符号说明452页）Vm 或关联Zm 互连关联ENm 使能关联 4.1.2 编码器 4-25优先编码器扩展应用用8线3线扩展为16线4线优先编码器STHPRI/BIN(高位片)0 1 2 3 4 5 6 7 ENYSY0Y1Y2YEXHPRI/BIN(低位片)0 1 2 3 4 5 6 7 ENYSY0Y1Y2YEX&ST0 7 8 15 Y0Y1Y2Y3YEX 4.1.2 编码器 4-26 4.1.3 译码器 译码是编码的逆过程，即将编码时赋予每个二进制代码原来的含义“翻译”出

12、来，在相应的输出端以事先规定的电平输出 常见的译码器有：二进制译码器(变量译码器)、二十进制译码器、显示译码器等 常用中规模集成译码器有：双2线4线译码器CT54S/74S139、 CT54LS/74LS139、3线8线译码器CT54S/74S138、 CT54LS/74LS138、 CC74HC138，4线16线译码器CT54/74154、 CT54LS/74LS154、CC74HC154， 4线10线译码器CT54/7442、 CT54S/74S42、 CT54LS/74LS42等 4-27 4.1.3 译码器 2线4线译码器(BIN/OCT)&11111Y0Y1Y2Y3STA0A

13、1（CT54/74139）212线4线译码器逻辑图STAAY010STAAY011STAAY012STAAY0134-282线4线译码器（CT54/74139）21STA1A0Y3Y2Y1Y01111100011100011101010101101101112线4线译码器真值表EN012312BIN/OCTY0Y2Y1STA0Y3A12线4线译码器逻辑符号A0 A1 地址输入端Y0 Y3 译码输出端ST 选通输入端4.1.3 译码器 4-292线4线译码器扩展应用A0A1ENBIN/OCTY0Y2Y1STY3 3 2 1 0 1 2ENBIN/OCTY0Y2Y1STY3 3 2 1 0 1 2

14、A212线4线译码器扩展构成3线8线译码器4.1.3 译码器 4-303线8线译码器(BIN/OCT)CT54/741383线8线译码器逻辑符号EN0123124BIN/OCTY0Y2Y1STBA0Y3A14567Y4Y5Y6Y7A2STCSTA&A0 A2 地址输入端Y0 Y7 译码输出端STASTB 选通输入端STC ； STA 1 STB STC 0时 译码4.1.3 译码器 4-313线8线译码器CT54/74138STASTB+STCA2A1A0Y0Y1Y2Y3Y4Y5Y6Y71 111111110 11111111100000111111110001101111111001

15、011011111100111110111110100111101111010111111011101101111110110111111111103线8线译码器CT54/74138真值表4.1.3 译码器 4-324线10线译码器(BCD/DEC)CT54/7442A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9000001111111110001101111111100101101111111001111101111110100111101111101011111101111011011111101110111111111101110001111111101100111111111

16、1010111111111111111111111114线10线译码器CT54/7442真值表4.1.3 译码器 4-334线10线译码器扩展应用0 1 7 8 9BCD/DEC1 2 4 80 1 7 8 9BCD/DEC1 2 4 80 1 7 8 9BCD/DEC1 2 4 80 1 7 8 9BCD/DEC1 2 4 8BIN/OCT0 1 2 31 2ENDA0A1A2A3A4Y31Y24Y23Y16Y15Y8Y7Y0用BIN/OCT和BCD/DEC扩展构成的5线32线译码器4.1.3 译码器 4-34显示译码器 对二进制代码译码，并驱动显示器件，用人们熟悉的十进制数码显示出来的电路

17、称为显示译码器。由于显示器件的显示方式各不相同，其译码电路也不尽相同 最常见的显示器件是七段数码显示器如：发光二极管(LED)数码管、液晶数码显示器(LCD)、荧光数码管等4.1.3 译码器 4-35七段LED数码管abcdegfa b c d e f ga b c d e f g共阳连接共阴连接4.1.3 译码器 4-36七段LED显示器的驱动A3A2A1A0abcdefg00001111110000101100000010110110100111111001010001100110101101101101101011111011111100001000111111110011111011驱

18、动共阴连接七段LED显示器4.1.3 译码器 4-37七段LED显示器的驱动A3A2A1A0abcdefg00000000001000110011110010001001000110000110010010011000101010010001100100000011100011111000000000010010000100驱动共阳连接七段LED显示器4.1.3 译码器 4-38七段显示译码器(BIN/7.SEG)CT54/7448BIN/7.SEGabcdefgA0A1A2A3&1BIRBOLTRBI七段显示译码器逻辑符号A0A3 BCD码输入 a,b,c,d,e,f,g 译码输出

19、;驱动共阴连接LEDLT 灯测试输入 ; LT0 时，七段全亮RBI 灭零输入 ; RBI0, A0A30000 时灭零（七段全灭）BIRBO 消隐输入灭零输出 ; BI0时，七段全灭 灭零时，RBO04.1.3 译码器 4-39数码译码显示电路RBIBIRBOLTa gRBIBIRBOLTa gRBIBIRBOLTa g111LT振荡5V4.1.3 译码器 4-40数码译码显示电路RBIBIRBOLTa gRBIBIRBOLTa gRBIBIRBOLTa g111LT振荡5VA3 A2 A1 A00 0 0 04.1.3 译码器 4-41数码译码显示电路RBIBIRBOLTa gRBIBIR

20、BOLTa gRBIBIRBOLTa g111LT振荡5VA3 A2 A1 A00 0 0 04.1.3 译码器 4-42 4.1.3 译码器 数码译码显示电路RBIBIRBOLTa gRBIBIRBOLTa gRBIBIRBOLTa g111LT振荡5VA3 A2 A1 A00 0 0 0A3 A2 A1 A00 0 0 04-43数码译码显示电路RBIBIRBOLTa gRBIBIRBOLTa gRBIBIRBOLTa g111LT振荡5VA3 A2 A1 A00 0 0 0A3 A2 A1 A00 0 0 04.1.3 译码器 4-44数码译码显示电路RBIBIRBOLTa gRBIBI

21、RBOLTa gRBIBIRBOLTa g111LT振荡5V4.1.3 译码器 4-45 4.1.4 数据选择分配器 按 n 位地址码从2n路输入数据通道中选择一个数据传送到输出端上的电路称为数据选择器(MUX)；按 n 位地址码将一路输入数据分送到2n个数据输出端上的电路称为数据分配器(DMUX)。数据选择器和数据分配器联用可实现多路数据的分时传送D0D1D2D2n1D0D1D2D2n1An1 A1 A0MUXDMUX4-46 4.1.4 数据选择/分配器双4选1数据选择器CC451211111111TG1TG2TG3TG4TG5TG611TGTGA0A1D11D10D12D13ST1Y14

22、-47双4选1数据选择器 CC4512ST1 (ST2)A1A0Y1Y2100000D10D20001D11D21010D12D22011D13D23双4选1数据选择器真值表 根据分析可以列出双4选1数据选择器的真值表，写出函数表达式： 时iiiDmDAADAADAADAAY13013011201110110011ST10A0D0D1D2D301A1G03STENMUXY1Y20123双4选1数据选择器逻辑图21 4.1.4 数据选择/分配器4-48 数据选择器iiiDmYn120 2n选1数据选择器的一般表达式为 8选1数据选择器CT54/74151的表达式为7012601250124012

23、3012201210120012DAAADAAADAAADAAADAAADAAADAAADAAAY70126012501240123012201210120012DAAADAAADAAADAAADAAADAAADAAADAAAW 4.1.4 数据选择/分配器4-498选1数据选择器STA2A1A0YW1 000000D0D00001D1D10010D2D20011D3D30100D4D40101D5D50110D6D60111D7D78选1数据选择器真值表8选1数据选择器逻辑符号0123456702MUXD0D1D2D3D4D5D6D7A0A1A2STG07YWEN 4.1.4 数据选择/分配

24、器4-508选1数据选择器扩展应用一A0A1A20 7 02MUXD0D7G07YEN0 7 02MUXD8D15G07YEN0 7 02MUXD16D23G07YEN0 7 02MUXD24D31G07YEN01G030 1 2 3 ENMUXYA3A48选1扩展成32选1数据选择器 4.1.4 数据选择/分配器4-518选1数据选择器扩展应用二8选1扩展成32选1数据选择器的另一种结构A4A0A1A20 7 02MUXD0D7G07YEN0 7 02MUXD8D15G07YEN0 7 02MUXD16D23G07YEN0 7 02MUXD24D31G07YENYA30 1 2 3 ENBI

25、N/OCT211 4.1.4 数据选择/分配器4-52数据分配器1分4数据分配器逻辑符号EN012301DMUXY0Y2Y1DA0Y3A1G03 数据分配器实际上就是译码器，区别仅在于译码器中EN端的作用是选通控制，而在数据分配器中则是作为数据输入端，因此凡是需要使用数据分配器时，都采用译码器，所以集成电路产品手册上根本找不到数据分配器 4.1.4 数据选择/分配器4-534线10线译码器扩展应用0 1 7 8 9BCD/DEC1 2 4 80 1 7 8 9BCD/DEC1 2 4 80 1 7 8 9BCD/DEC1 2 4 80 1 7 8 9BCD/DEC1 2 4 8BIN/OCT0

26、 1 2 31 2ENDA0A1A2A3A4Y31Y24Y23Y16Y15Y8Y7Y0用BIN/OCT和BCD/DEC扩展构成的5线32线译码器 4.1.4 数据选择/分配器4-54 4.1.5 数值比较器 具有比较两个数字数值的大小或判断是否相等的电路称为数值比较器。输 入输 出ABABA=BAB000100100110100110101位数值比较器真值表0303PQPQPQCOMPPQA0A1A2A3B0B1B2B3ABABABFPQ FPQFPQ4位数值比较器逻辑图4-55 4.1.5 数值比较器 4位数值比较器真值表输 入输 出A3 B3A2 B2A1 B1A0 B0AB ABABF

27、ABF A=BF ABA3B3 100A3B3 001A3B3A2B2 100A3B3A2B2 001A3B3A2B2A1B1 100A3B3A2B2A1B1 001A3B3A2B2A1B1A0B0100A3B3A2B2A1B1A0B0001A3B3A2B2A1B1A0B0100100A3B3A2B2A1B1A0B0010010A3B3A2B2A1B1A0B00010014-560 3 PQ PQ PQCOMP（低位片）PQB1B2B3A0A1A2A3B0FPQ FPQ FPQ0 30 3 PQ PQ PQCOMP（高位片）PQB5B6B7A4A5A6A7B40 30 14位数值比较器扩展构成

28、8位数值比较器数值比较器扩展应用 高位片有比较结果，由高位片输出 高4位相等时，由低位片比较，高位片根据低位片比较结果(、)决定比较结果，由高位片输出 4.1.5 数值比较器 4-57 4.1.6 奇偶产生/校验电路 由于干扰和噪声的客观存在，数据在传输中误码是必然的，误码将引起数字系统错误操作。但是，可以采取措施发现和纠正误码。能够检查出误码的码型称为纠错码 奇偶校验码具有检测一位误码的能力，它由信息位及其后加一位校验位组成，用检测奇偶校验码传输前、后码组中1(或0) 码元个数的奇偶性来检测误码，但它不能确定那一位出错，因而不能纠错 奇校验位和偶校验位的值与信息位中1的个数的奇偶性和电路结构

29、有关4-58 4.1.6 奇偶产生/校验电路 输 入输 出AH中1的数目EVENODDF EVF OD偶数1010偶数0101奇数1001奇数0110110000119位奇偶产生/校验器真值表ABCDEFGHG3 (EVEN)G4 (ODD)2kEVENODD3434F EVF OD9位奇偶产生/校验器CT54/74180逻辑符号AH中有偶数个1时，FEV =ODD, FOD =EVENAH中有奇数个1时，FEV = EVEN, FOD = ODD4-59奇偶产生/校验器应用2k+12k+1ABCDEFGHABCDEFGHODDODDEVENEVEN1D0.D7D0.D71FODFODFEV

30、4.1.6 奇偶产生/校验电路 4-604.2 组合逻辑电路设计 组合逻辑电路设计是组合逻辑电路分析的逆过程。根据给定的逻辑功能，设计出能够实现这些功能的逻辑电路。 设计组合逻辑电路时可供选用的数字电路器件有：小规模集成门电路（SSI）、中规模数字集成电路（MSI）、存储器（ROM）、可编程逻辑器件（PLD） 本章中只讨论用SSI和MSI器件设计组合逻辑电路的方法4-614.2.1 采用小规模集成器件的 组合逻辑电路设计 采用小规模集成器件设计组合逻辑电路是一种传统的、规范的、经典的方法 设计时应从经济指标、工作速度、功耗等方面综合考虑，以期得到所谓“最小化”电路。“最小化”电路不一定是“最佳

31、化”电路，只是为满足工程需要而提出的，要求设计时电路使用器件的种类和数目尽可能少；器件间的连线尽可能简单，门电路级数尽可能少；从而达到满足工作速度要求、减少功耗、提高可靠性的目的4-624.2.1 采用SSI的组合逻辑电路设计 采用SSI设计组合逻辑电路的一般步骤 v分析设计要求 ;要求详尽 设计从文字描述出发，最终得到满足功能要求的逻辑图，其中每一个步骤也应当符合逻辑解释v列写真值表 ;强调正确v写出逻辑函数表达式v化简、变换表达式 ;力求简洁v画出逻辑图v实验验证或仿真4-63采用SSI设计组合逻辑电路例 例1 设计一个三人提案表决电路解 (1)分析题意： 当两人或两人以上同意提案时， 提

32、案可获得通过 设三人分别是 A、B、C， 同意提案为1，不同意提案为0， 设提案是P， 提案通过为1，不通过为0 4.2.1 采用SSI的组合逻辑电路设计4-64 (2)列写真值表ABCP00000010010001111000101111011111(3)写出逻辑函数表达式CBACBACBACBAP4.2.1 采用SSI的组合逻辑电路设计4-65 (4)化简和变换表达式 00100111CAB00 01 11 100 1ACBCABACBCABACBCABP (5)画出逻辑图 &ABCF4.2.1 采用SSI的组合逻辑电路设计4-66 进一步对表达式进行变换CBCABACBCABAC

33、BCABACBCABACBBCABCCBAACBCABP)()()()()()(或非或非表达式与或非表达式对应可以用或非门和与或非门实现A+BC(A+B)(A+C)4.2.1 采用SSI的组合逻辑电路设计4-67 111ABCF1用与非门实现用与或非门实现 从本例可见，一个设计任务可以有多种实现方案，从而得到不同的组合逻辑电路，究竟采用什么方法，需根据具体情况而定 &11ABCF&114.2.1 采用SSI的组合逻辑电路设计4-68 例2 用与非门实现逻辑函数)14,13,12,11,10, 9 , 8 , 7 , 6 , 5 , 4(),(mDCBAF11111111111C

34、DAB 00 01 11 1000 01 11 10解用卡诺图对函数进行化简，得DACBBABAF4.2.1 采用SSI的组合逻辑电路设计4-69 DACBBABADACBBABADACBBABAF经变换可得到与非与非表达式 从变换后的表达式可见，需要5个与非门才能实现该函数，而且输入变量中有原变量，还有反变量，该如何处理这些反变量？ 输入端添加非门求反，则共需要9个门 寻求新的途径 再变换表达式&ABBACDF&ABCDF11114.2.1 采用SSI的组合逻辑电路设计4-70 ACBBDAACBBDACABDBADACBBABAF)()(需5个与非门实现,但无反变量&

35、;ABCDF再经变换得到又一种与非与非表达式4.2.1 采用SSI的组合逻辑电路设计4-71再经变换还可得到另一种与非与非表达式ABCDBABCDAACDBBCDADCABDCBACADBDACBBABADACBBABAF)()(仅需用4个与非门实现 这里将尾部因子用所谓“尾部替代因子”替代，从而减少了使用的门的数量ABCDABCDAABCDA)(ABCDBACDBBACDB)(4.2.1 采用SSI的组合逻辑电路设计4-72DABCF&可以说得到了一个最小化电路4.2.1 采用SSI的组合逻辑电路设计4-73 例3 用或非门实现逻辑函数)15,13,12,11, 7 , 5 , 0(

36、),(mDCBAF111111111CDAB 00 01 11 1000 01 11 10解)14,10, 9 , 8 , 6 , 4 , 3 , 2 , 1 (),(mDCBAF求原函数的对偶函数的与非与非表达式) 1 , 5 , 6 , 7 , 9 ,11,12,13,14(),(mDCBAF最小项表达式的对偶函数的标准与或表达式的获得方法4.2.1 采用SSI的组合逻辑电路设计4-74 ABDADCDABABDBCCDDABDADCDABABDBCCDDDBACDABADBCCDDDBADBCCABDABBCADCDBADABBCADCFDBADADCBADBACBDCDFF)(用七个或

37、非门可以实现该逻辑函数(逻辑图略)写出对偶函数的最简与或表达式并化简、变换最后得到原函数的或非或非表达式4.2.1 采用SSI的组合逻辑电路设计4-75 例4 用与门和异或门实现逻辑函数)13,12,11, 9 , 8 , 7 , 6 , 1 , 0(),(mDCBAF111111111CDAB 00 01 11 1000 01 11 10解 求函数F的最简异或表达式当AB=0时：A+B= AB (AB) = AB 若卡诺图中的两个圈不重叠则这两个圈对应的乘积项之积必定为0于是可以从函数的积之和表达式写出异或表达式4.2.1 采用SSI的组合逻辑电路设计4-76 ABCDACDABCB1ABC

38、DACDABCBCABCBCACCABBA1ACA)B1(ACDBC)A1()C1)(B1)(A1()C1(ACDBABCACBACACDBABCACBACAF用异或门和与门实现的逻辑图11111&ABCDF14.2.1 采用SSI的组合逻辑电路设计4-774.2.2 采用中规模集成器件 实现组合逻辑函数采用MSI实现组合逻辑函数的特点 器件的名称仅仅表示其基本逻辑功能，可以扩展开发出更多的应用，用MSI设计电路可省去许多繁琐的设计过程，减少甚至避免设计错误，改善电路性能 用MSI实现组合逻辑电路的基本方法是对比法，将待实现的逻辑函数表达式与选用MSI器件的表达式进行对比4-784.2

39、.1 采用MSI实现组合逻辑函数采用MSI实现组合逻辑函数的方法v将待实现的逻辑函数表达式进行变换，尽可能使其变换成与MSI器件的表达式完全相同的形式或类似的形式v将它们的表达式进行对比，若两者完全一致，则使用这种器件最为简便；若两者仅仅部分相同则需根据具体情况适当处理：器件有多余输入端时可空闲不用，器件容量不足时需要扩展后再应用v数据选择器常用于实现单输出逻辑函数，译码器则多用于实现多输出逻辑函数4-79用MUX实现组合逻辑函数 对比后不难发现它们的共同之处。显然，用数据选择器实现组合逻辑函数比较方便 用具有n个地址输入端的数据选择器实现m变量组合逻辑函数时，可能有三种情况： n m， n

40、m, 和n m ，以下举例分别进行讨论MUX的逻辑函数表达式是iiiDmYn120任意组合逻辑函数的表达式可以写成120niiimaF4.2.1 采用MSI实现组合逻辑函数4-80当 nm 时的设计例1 用8选1数据选择器实现函数CBCABAF解实际做对比时，往往并不需要对比表达式，而是将MUX和函数的卡诺图进行比对，一般步骤是：确定数据选择器的全部地址输入端和函数的全部变量的对应连接关系数据选择器卡诺图各方格中的Di与函数卡诺图各方格的值（0或1）按位置对应相等按照对比结果完成逻辑图4.2.1 采用MSI实现组合逻辑函数4-8101111101CAB00 01 11 100 1D0D2D6D

41、4D1D3D7D5A0A2 A100 01 11 100 1比较的结果是： A2=A、 A1=B、 A0=C D0 =0， D1 =1， D2 =1， D3 =1 D4 =1， D5 =1， D6 =1， D7 =0这就是说，将输入变量加到地址端，MUX的数据输入端按函数卡诺图中各方格的值对应相连MUX卡诺图逻辑函数卡诺图4.2.1 采用MSI实现组合逻辑函数4-82A0A1A2G070 1 2 3 4 5 6 7 ENMUXY1ABCSTF画出逻辑图从本例的设计过程可见，当mn时并不需要将函数化简为最简表达式，只需直接将输入变量加到地址端，MUX的数据输入端则按卡诺图中各方格的值（0或1）对

42、应相连4.2.1 采用MSI实现组合逻辑函数4-834.2.1 采用MSI实现组合逻辑函数当 n m时的设计 由于数据选择器地址端的个数少于函数变量个数，表面看似无法直接利用器件实现函数。但是可以通过以下两种方法解决，分别予以介绍 扩展法以增加器件数量为前提，利用EN端的作用实现扩展 降维图法采用“软”的方法，减少函数卡诺图中外围变量的个数，从而使之与数据选择器的地址端的个数相对应 4-84当 n m时的设计例2 用8选1数据选择器实现函数(用扩展法)14,13,12,11, 9 , 7 , 6 , 5 , 1 (),(mDCBAF0 1 2 3 4 5 6 7MUXA2A1A0G07YEN0

43、 1 2 3 4 5 6 7MUXA2A1A0G07YEN11ABC1DFST4.2.1 采用MSI实现组合逻辑函数4-854.2.1 采用MSI实现组合逻辑函数当 n m时的设计关于降维图法卡诺图拥有的变量个数称为“维”采用一定方法将卡诺图的某个（些）变量以子函数形式作为卡诺图方格中的值，从而减少了卡诺图的维数，称为“降维”填入方格中的这个（些）变量称为记图变量降维后的卡诺图方格中除了0和1之外，还有记图变量的子函数一个卡诺图可以多次被降维以使卡诺图的变量数与数据选择器的地址端个数相一致，从而进一步完成设计4-86当 n m时的设计选择记图变量X产生子函数 f = XF+XG ; X就是选定

44、的记图变量 F 是当X0时卡诺图对应方格中的值 G是当X1时卡诺图对应方格中的值获得降维卡诺图再次降维比较降维卡诺图和数据选择器卡诺图画出逻辑图降维图法的一般步骤4.2.1 采用MSI实现组合逻辑函数4-87当 n m时的设计例3 用8选1数据选择器实现函数(用降维图法)15,14,13,10, 9 , 7 , 6(),(mDCBAF记图变量原则上可以任意选取，一般来说选择在函数的最简与或表达式中出现次数最少的变量作为记图变量时，最终可得到较为简单的逻辑图解0000110001101110ABCD 00 01 11 100001111000AA101ABCD 0 100011110选A作为记图

45、变量的降维图A0+A0=0A0+A1=AA0+A0=0A0+A1=AA0+A0=0A1+A1=1A1+A1=1A0+A1=A4.2.1 采用MSI实现组合逻辑函数4-88选D作为记图变量的降维图选C作为记图变量的降维图DD00D110ABC 00 01 11 1001CCC0C1C0ABD 00 01 11 10010000110001101110ABCD 00 01 11 10000111100010BBIBACD 0 100011110B0+B0=0B0+B0=0B0+B1=BB0+B1=BB0+B0=0B1+B1=1B0+B1=BB1+B1=1选B作为记图变量的降维图也可以选B、C、D作

46、为记图变量降维4.2.1 采用MSI实现组合逻辑函数4-89 0 1 2 3 4 5 6 7MUXA2A1A0G07YENABC1DSTF将降维卡诺图与函数F的卡诺图进行比较，比较的结果是： A2=A、A1=C、A0=D D0 =0， D1 =0， D2 =B， D3 =B D4 =0， D5 =1， D6 =1， D7 =B据此画出逻辑图，该逻辑图比教材P141图4220简单4.2.1 采用MSI实现组合逻辑函数4-90在第一次降维之后，再选B作为记图变量继续降维00AA101ABCD 0 1000111100CD 0 101AA+BBA0A1AG030 1 2 3 ENMUXYBC1DF可

47、以用4选1数据选择器实现函数F4.2.1 采用MSI实现组合逻辑函数4-91例4 用8选1数据选择器实现函数(用降维图法)31,26,23,22,21,20,14,13,12,11, 9 , 3 , 1 , 0(),(mEDCBAF解0001010010101010ABCD 00 01 11 10000111100011001111001010ABCD 00 01 11 1000011110E = 0E = 100E10EEE1EE01010ABCD 00 01 11 1000011110ABD+EC 00 01 11 10010ED+E DEDE01C (D+E)AB0 1 01CE+C(D

48、+E)CCDE+CDE 最终可用8选1MUX实现，此时的子函数f0 、 f1 、f3已经相当复杂，但是还可对子函数f0 、 f1 、f3的卡诺图进行降维后用4选1MUX实现(逻辑图略见P142）4.2.1 采用MSI实现组合逻辑函数4-92用译码器实现组合逻辑函数译码器的逻辑函数表达式是任意组合逻辑函数的表达式可以写成iimY 121012101210 nnnYYYmmmmmmF 一个二进制译码器的输出包含了全部输入变量的最小项，常称为完全译码器或变量译码器。用 n 变量译码器加上输出门，就能获得任何形式的输入变量不大于 n 的组合逻辑函数，且很容易实现多输出函数4.2.1 采用MSI实现组合

49、逻辑函数4-93用译码器实现组合逻辑函数例1 用译码器实现一组多输出逻辑函数 CABCCAFABCCBBAFACCBBAF321解对于三变量多输出逻辑函数可以选用3线8线译码器实现当使能控制端控制条件成立时01200AAAmY01211AAAmY01222AAAmY01233AAAmY01244AAAmY01255AAAmY01266AAAmY01277AAAmY4.2.1 采用MSI实现组合逻辑函数4-94764317676431376210762107621027541754175411431YYYYYmmmmmmmmmmCABCCAFYYYYYmmmmmmmmmmABCCBBAFYYYY

50、mmmmmmmmACCBBAF 写出多输出逻辑函数的最小项表达式，并做适当的变换 将输入变量A、B、C分别加到译码器的地址输入端A2、 A1 、 A0 ，用与非门作为F2、F1、F0的输出门，即可得到用3线8线译码器实现F2、F1、F0的逻辑电路4.2.1 采用MSI实现组合逻辑函数4-95EN0123124BIN/OCTSTBCB4567ASTCSTA&F1F2F314.2.1 采用MSI实现组合逻辑函数4-96用全加器实现组合逻辑函数030303PQCICODCBAF0F1F2F310030303PQCICODCBAG0G1G2G3011全加器构成的两个电路F3F2F1F0=ABC

51、D+0011G3G2G1G0=ABCD+(1100+1) 8421BCD码 余3BCD码8421BCD码 余3BCD码码制转换电路4.2.1 采用MSI实现组合逻辑函数4-978421BCD码加法器030303PQCICOA030303PQCICO1B&和进位相加修正判别修正F4.2.1 采用MSI实现组合逻辑函数4-98 1001 011110000) 0101 0110 1011) 10000 0110 10110) 1011 0110 10001)8421BCD码相加的两种情况相加结果是伪码相加结果有进位 需修正时，加6修正后，相加结果正确得到修正控制信号F=CO+F3 F2 F1 F0 + F3 F2 F1 F0 + F3 F2 F1 F0 + + F3 F2 F1 F0 + F3 F2 F1 F0 + F3 F2 F1 F0 =CO+ F3 F2 + F3 F1 4.2.1 采用MS