第十二讲半导体存储器

1、脉冲数字电路电子技术基础（3）第十二讲第十二讲 半导体存储器半导体存储器2017年年11月月24日日半导体存储器半导体存储器 半导体存储器是用半导体器件来存储二值信息的大规模集成电路 特点：集成度高、体积小、速度快、价格低、外围电路简单且易于接口等 与寄存器相比，半导体存储器的容量要大的多 应用：几乎遍及所有的数字电路系统，尤其在计算机工业领域，主要用以存放程序、数据和资料2022-5-15核探测与核电子学国家重点实验室 刘树彬2半导体存储器的分类半导体存储器的分类 只读存储器（ROM）：“其内容只能读出不能写入” 存储的数据不会因断电而消失，即数据具有非易失性 随机存取存储器（RAM）也叫做

2、读/写存储器：既能方便地读出所存数据，又能随时写入新的数据 RAM的缺点是数据易失，即一旦掉电所存的数据全部丢失2022-5-15核探测与核电子学国家重点实验室 刘树彬3半导体存储器的分类半导体存储器的分类只读存储器只读存储器(ROM)Read-Only Memory固定固定ROM（掩模（掩模 ROM）PROM（Programmable ROM）EPROM（Erasable Programmable ROM）E2PROM（Electrical Erasable Programmable ROM）快闪存储器（快闪存储器（Flash Memory）（组合逻辑器件）（组合逻辑器件）2022-5-15

3、核探测与核电子学国家重点实验室 刘树彬4随机存取存储器随机存取存储器(RAM) Random Access Memory SRAM (Static RAM)DRAM (Dynamic RAM)普通普通SRAM双端口双端口SRAMFIFOCAM（时序逻辑器件）（时序逻辑器件）半导体存储器的主要指标半导体存储器的主要指标存储容量：存储容量指存储器所能存放的信息的多少 半导体存储器的容量是以“位（Bit）”为单位 按一定位数进行编组，称为字 为区别各个不同的字，将存放同一个字的所有存储单元编为一组，并赋予一个号码，称为地址 不同的字单元有不同的地址，从而在读写操作时可按照地址选择欲访问的单元 字单元

4、也称为地址单元 以8位二进制数为一个单元，称为一个“字节（Byte）” 存储器的容量=字长（n）字数（m） 常用单位有： 1KBit =210Bit =1024 Bit; （ K字节KByte，1 KByte =210Byte) 1MBit =220Bit =1024 KBit; （兆字节MByte，1 MByte =220Byte) 1GBit =230Bit =1024 MBit; （千兆字节GByte，1 GByte =230Byte) 存取时间：存储器的读写周期 存取时间越短，存储器的工作频率越高功耗2022-5-15核探测与核电子学国家重点实验室 刘树彬5第七章第七章 半导体存储器半

5、导体存储器7.1 只读存储器（ROM） 7.1.1 ROM的基本结构 7.1.2 二维译码与存储阵列 7.1.3 可编程ROM 7.1.4 ROM读操作实例 7.1.5 ROM应用举例7.2 随机存取存储器（RAM） 7.2.1 静态随机存取存储器（SRAM） 7.2.2 同步SRAM 7.2.3 动态随机存取存储器（DRAM） 7.2.4 存储容量的扩展 7.2.5 RAM应用举例可编程逻辑器件简介2022-5-15核探测与核电子学国家重点实验室 刘树彬6只读存储器（只读存储器（ROMROM）最大特点：数据的非易失性 电源断电时数据依然存在，通电后仍可使用 这是只读存储器得到广泛应用的根本原

6、因一般用于需要长期存放的程序、表格、函数及常数、符号等数据 最常见的例子存储计算机的引导程序（Bios）数据一般需使用专用装置写入，数据一旦写入，不能随意改动只读存储器只读存储器(ROM)Read-Only Memory)固定固定ROM（掩模（掩模 ROM）PROM（Programmable ROM）EPROM（Erasable Programmable ROM）E2PROM（Electrical Erasable Programmable ROM）快闪存储器（快闪存储器（Flash Memory）可编程可编程ROM2022-5-15核探测与核电子学国家重点实验室 刘树彬7ROM的基本结构的基

7、本结构 三部分电路： 地址译码 存储矩阵 输出控制电路 三类信号线： 地址线 数据线 控制线 读写控制、片选信号等2022-5-15核探测与核电子学国家重点实验室 刘树彬8存储矩阵存储矩阵输出控制电路输出控制电路地址译码器地址译码器数据输出数据输出控制信号输入控制信号输入地址输入地址输入ROM电路的基本结构电路的基本结构固定固定ROM（掩模（掩模ROM）2线-4线译码器A1A0Y1Y0Y2Y3D3D2D1D0A1A0OE字线位线存储阵列输出控制电路+5V二极管二极管ROM结构结构掩模技术制造，出厂后无法修改掩模技术制造，出厂后无法修改二极管型、双极性三极管型、二极管型、双极性三极管型、MOS管

8、型管型01101100104个地址单元，地址线个地址单元，地址线2根根字长：字长：4 组合电路，给定一组输入（地址）可得一组输出组合电路，给定一组输入（地址）可得一组输出（内容）（内容）字线与位线交叉处相当于一个字线与位线交叉处相当于一个存储单元存储单元有有无二极管代表无二极管代表1或或02022-5-15核探测与核电子学国家重点实验室 刘树彬9固定固定ROM（掩模（掩模ROM）二极管二极管ROM结构结构N沟道沟道MOS管存储矩阵管存储矩阵2022-5-15核探测与核电子学国家重点实验室 刘树彬10二维译码（双译码）二维译码（双译码）优点：减小译码电路的规模减少译码延时减少连接线采用8256译

9、码：256个8输入与门8个反相缓冲器256根译码输出线采用二维译码：16个4输入与门16个5输入与门一个16输入或门32根译码输出线8个反相缓冲器0001000110101000实现实现2561位的位的ROM？2022-5-1511通常存储器中的存储单元被排列成矩阵形式地址的选择通过地址译码电路实现，通常采用二维译码（双译码）电路结构： 行地址译码和列地址译码，它们的输出就分别作为存储矩阵的行、列地址选择线 双译码结构有利于减少内部连线和译码延时 地址单元的个数N与二进制地址码的位数n满足关系式：N=2n32 X 32 的矩阵的矩阵5个行地址，产生个行地址，产生32根行地址选择线根行地址选择线

10、3个列地址，每个列地址，每4列单元接在相同的列地址译码线，组成一个列单元接在相同的列地址译码线，组成一个字列字列，所以每行有，所以每行有8个字个字行地址译码：行地址译码：5线线32线译码电路；线译码电路； 列地址译码：列地址译码：3线线8线译码电路线译码电路2022-5-15核探测与核电子学国家重点实验室 刘树彬12二维译码（双译码）二维译码（双译码）PROM结构结构2022-5-15核探测与核电子学国家重点实验室 刘树彬13译码器输出高电平有效熔断丝结构（或反熔丝PLICE结构）出厂时全部为“1”(0)，若使某些单元为“0” (1)，只需用专用编程器，加大电流将其烧断(接通)即可熔丝烧断后不

11、能恢复，PROM只能写一次EPROM存储器存储器浮栅管浮栅管(FAMOS)写入： 输入地址使要写入数据的单元所在行线为低电平 在应该写1的位线上加负高电压脉冲读出： 输入指定的地址，相应的行线给出低电平 该行线对应的一行单元中栅极已注入电荷的浮栅管导通，所接位线为地（高电平）；反之为低(Floating-gate Avalanche Injection MOS)PMOS2022-5-15核探测与核电子学国家重点实验室 刘树彬14EPROMEPROM存储器存储器叠栅管叠栅管(SIMOS)(SIMOS)2022-5-15核探测与核电子学国家重点实验室 刘树彬15结构及符号结构及符号开启电压变高开启

12、电压变高 浮栅：一个无引线的栅极，当浮栅上无电荷时，为普通的浮栅：一个无引线的栅极，当浮栅上无电荷时，为普通的N沟道沟道MOS管（相当于存储数据管（相当于存储数据“0”） 若漏源间加正电压若漏源间加正电压(12V），漏极与衬底间），漏极与衬底间PN结产生雪崩击穿；控制栅上加脉冲高压结产生雪崩击穿；控制栅上加脉冲高压(12V)，产生的高能电子穿过绝缘层在浮栅上堆积负电荷产生的高能电子穿过绝缘层在浮栅上堆积负电荷 漏漏-栅间高压移去后，浮栅上电荷没有放电回路，负电荷被保留在浮栅上，使栅间高压移去后，浮栅上电荷没有放电回路，负电荷被保留在浮栅上，使MOS管的开启电压管的开启电压升高升高 控制栅极的正

13、常控制栅极的正常+5V电压不能产生正常的沟道，不能使电压不能产生正常的沟道，不能使MOS管导通，相当于该单元被写入管导通，相当于该单元被写入“1” 消除浮栅上电荷可用紫外线或消除浮栅上电荷可用紫外线或X射线照射，使浮栅上电子形成光电流而泄流（照射射线照射，使浮栅上电子形成光电流而泄流（照射1530分钟）分钟） 数据写入和檫除均需专用设备数据写入和檫除均需专用设备(Stacked-gate Injection MOS)使用叠栅管的使用叠栅管的EPROM2561位的位的EPROM行、列地址译码器输出高有效行、列地址译码器输出高有效高高4位地址加到行地址译码器，选择要读的行位地址加到行地址译码器，选

14、择要读的行低低4位地址加到列地址译码器，从选中的一行位地址加到列地址译码器，从选中的一行存储单元中选出要读的位存储单元中选出要读的位/CS为片选信号为片选信号写入信号时漏极和栅极高压信号的产生电路写入信号时漏极和栅极高压信号的产生电路没有画出没有画出使用通用或专用编程器写入使用通用或专用编程器写入用紫外线或用紫外线或X射线一次全部擦除射线一次全部擦除核探测与核电子学国家重点实验室 刘树彬E2PROM隧道隧道MOS管结构管结构(Flotox MOS)2022-5-15核探测与核电子学国家重点实验室 刘树彬17也是使用浮栅技术的可编程存储器“隧道效应”：若控制栅-漏极间加高压，形成强电场，电子穿过

15、绝缘层在浮栅上堆积负电荷（源、漏极均接地）相反，若控制栅接地，漏极加一正电压，可产生相反的过程，即浮栅放电，即所谓的电擦除，电擦除过程就是改写过程电擦除时间为毫秒数量级（按字擦除），大大快于EPROM单电源供电（内部有电压提升电路）(Floating-gate Tunnel Oxide MOS)快闪存储器存储单元的快闪存储器存储单元的MOSMOS管结构管结构2022-5-15核探测与核电子学国家重点实验室 刘树彬18结构与EPROM的SIMOS管类似，但有两点不同： 源、漏极N区较大，并与浮栅有一个很小的重叠部分 浮栅与衬底之间的氧化绝缘层厚度更薄写入方法类似于EPROM：漏极接6V，源极接地

16、，控制栅加12V脉冲擦除方法是利用“隧道效应”：在源极加正12V电压，控制栅为0电压，从而在重叠部分形成隧道，进行浮栅放电数据的擦除和写入是分开进行的源极连在一起，整片擦除，几秒钟即可完成单管电路，集成度高ROM操作实例操作实例2022-5-15核探测与核电子学国家重点实验室 刘树彬19ROM读操作时序读操作时序2022-5-15核探测与核电子学国家重点实验室 刘树彬20 地址输入端加欲读取单元的地址 片选信号/CE有效 输出使能信号/OE有效，经过一定延时后，有效数据出现在数据线上 使片选信号/CE或输出使能信号/OE无效，经过一定延时后，数据线呈高阻，读出过程结束ROM的应用的应用可用来实

17、现组合逻辑函数可用来实现组合逻辑函数尤其多输入、多输出逻辑函数尤其多输入、多输出逻辑函数2022-5-15核探测与核电子学国家重点实验室 刘树彬21第七章第七章 半导体存储器半导体存储器2022-5-15核探测与核电子学国家重点实验室 刘树彬227.1 只读存储器（ROM） 7.1.1 ROM的基本结构 7.1.2 二维译码与存储阵列 7.1.3 可编程ROM 7.1.4 ROM读操作实例 7.1.5 ROM应用举例7.2 随机存取存储器（RAM） 7.2.1 静态随机存取存储器（SRAM） 7.2.2 同步SRAM 7.2.3 动态随机存取存储器（DRAM） 7.2.4 存储容量的扩展 7.

18、2.5 RAM应用举例可编程逻辑器件简介RAM的基本结构的基本结构 三部分电路：地址译码器存储矩阵I/O控制电路 三类信号线：地址线数据线控制线 读写控制、片选信号等 形式：同步/异步RAM双端口RAMFIFOCAM2022-5-15核探测与核电子学国家重点实验室 刘树彬23存储单元存储单元I/O控制电路控制电路地址译码器地址译码器数据数据I/O控制信号输入控制信号输入地址输入地址输入RAM电路的基本结构电路的基本结构输入输入/ /输出控制电路输出控制电路 片选信号：片选信号：CS CS=1：G4、G5输出为输出为0，G1、G2、G3均处于高阻，均处于高阻，I/O与存储器内部完全与存储器内部完

19、全隔离，存储器被禁止读隔离，存储器被禁止读/写操作写操作 CS=0： G4、G5的输出状态取决于的输出状态取决于读读/写控制信号的高低，存储器被选中，写控制信号的高低，存储器被选中，根据读根据读/写控制信号的高低读写控制信号的高低读/写操作写操作 读读/写控制信号：写控制信号：R/W R/W=1：G5输出为输出为1，G3被打开，被被打开，被选中的存储单元所存储的数据出现在选中的存储单元所存储的数据出现在I/O端，存储器执行读操作端，存储器执行读操作 R/W=0：G4输出为输出为1， G1、G2被打开，被打开，出现在出现在 I/O端的数据以互补的形式出现在端的数据以互补的形式出现在内部数据线上，

20、并被存入所选中的存储内部数据线上，并被存入所选中的存储单元，存储器执行写操作单元，存储器执行写操作2022-5-15核探测与核电子学国家重点实验室 刘树彬24SRAM存储单元存储单元 T1T4：NMOS非门构成基本SR锁存器 T5, T6：本单元控制门，由行选择线Xi控制 Xi =1； T5, T6导通，锁存器与位线连通 Xi =0； T5, T6截止，锁存器与位线隔离 T7, T8：一列存储单元的公用控制门，由列选择线Yj控制 Yj =1； T7, T8导通，外部数据线与位线连通 Yj =0； T7, T8截止，外部数据线与位线隔离 读写条件： Xi = Yi =1，T5, T6 , T7,

21、 T8均导通2022-5-15核探测与核电子学国家重点实验室 刘树彬25特点：特点：数据由锁存器记忆，只要不断电，数据就能永久保存数据由锁存器记忆，只要不断电，数据就能永久保存管子多，功耗大管子多，功耗大时序逻辑电路时序逻辑电路SRAM典型的读操作典型的读操作2022-5-15核探测与核电子学国家重点实验室 刘树彬26SRAM典型的写操作典型的写操作2022-5-15核探测与核电子学国家重点实验室 刘树彬27同步同步SRAM2022-5-15核探测与核电子学国家重点实验室 刘树彬28 基于MOS管栅极电容的电荷存储效应 数据不能长久保存 漏电流 必须定期给电容补充电荷以避免数据的丢失再生或刷新

22、 常见形式： 三管动态存储单元 单管动态存储单元2022-5-15核探测与核电子学国家重点实验室 刘树彬29DRAM存储单元存储单元三管动态存储单元三管动态存储单元 存储单元：MOS管T2及其栅极电容C逻辑0：C充上足够的电荷，T2导通逻辑1：C上电荷放掉，T2截止 存储单元选择：选择开关T1、T3、T4、T5和行列选择 Xi、YiXi：行选择线 Xi=1， T1、 T3导通； Xi=0， T1、T3截止Yj：列选择线 Yj=1， T4、 T5导通； Yj=0， T4、T5截止Xi、Yj同时为1，选中该存储单元，并接通数据I/O通道 数据输入/输出：DI、DO 数据读/写控制：G1、G2、G3

23、门和R/W线2022-5-15核探测与核电子学国家重点实验室 刘树彬30三管动态存储单元三管动态存储单元刷新原理：读数据操作时，读出数据同时经过门G2、门G3和T1对电容C进行充放电，自动进行刷新非读写数据时间，启动刷新周期，使Xi=1，进行特殊读操作，数据经G2、G3和T1对电容C进行充电，但并不输出（ Yj=0 ） 在刷新周期，一次进行整个一行存储单元的刷新2022-5-15核探测与核电子学国家重点实验室 刘树彬31单管动态存储单元单管动态存储单元2022-5-15核探测与核电子学国家重点实验室 刘树彬32 为了提高集成度，目前大容量DRAM的存储单元普遍采用单管结构存储单元电容CS门控管

24、T杂散电容CW 读出时： CS上的电荷向CW上转移，因此位线上电压VW为：由于CS数值远小于CW，则VW很小，需输出放大器由于CS电荷读出后减少，数据被破坏，需及时补充单管动态存储单元单管动态存储单元2022-5-15核探测与核电子学国家重点实验室 刘树彬33WSSSWSWSWSWSWCCCVjwCjwCjwCVZZZVV111+_VSZSZW+_VW戴维宁等效电路戴维宁等效电路单管动态存储单元单管动态存储单元DRAM的基本结构的基本结构2022-5-15核探测与核电子学国家重点实验室 刘树彬34RAM存储器容量的字长（位数）扩展存储器容量的字长（位数）扩展通过芯片的并联方式实现将RAM的地址

25、线，读/写控制线和片选信号对应地并联起来，而各个芯片的数据I/O端作为字的各个位线 用用4K4位位RAM芯片芯片构成构成4K16位存储器系统位存储器系统2022-5-15核探测与核电子学国家重点实验室 刘树彬35RAM存储器容量的字数扩展存储器容量的字数扩展通过外加译码器，控制芯片的片选输入端实现2022-5-15核探测与核电子学国家重点实验室 刘树彬36 例：用8K8位RAM芯片构成32K8位的存储器系统: 使用一片2线4线译码器74139来提供4个片选信号 用最高位的相应地址(A14、A13)参与片选信号的译码 译码器的输出分别接至4片RAM的片选信号DPRAM (Dual-Port RA

26、M)2022-5-15核探测与核电子学国家重点实验室 刘树彬37FIFO (First-in First-out RAM)2022-5-15核探测与核电子学国家重点实验室 刘树彬38DDR(Double Data Rate) SRAM2022-5-15核探测与核电子学国家重点实验室 刘树彬39QDR(Quad Data Rate) SRAM2022-5-15核探测与核电子学国家重点实验室 刘树彬40从从IO方式上分类方式上分类RAM 同步RAM SSRAM、SDRAM 双倍速率RAM DDR SRAM、DDR SDRAM 四倍速率RAM QDR SRAM、QDR SDRAM 异步RAM ASR

27、AM、EDO RAMEDO RAMSDR SDRAMDDR SDRAM2022-5-15核探测与核电子学国家重点实验室 刘树彬41CAM (Content-addressable memory)CAM：输入：输入内容，查找出地址内容，查找出地址普通普通RAM：输入：输入地址，输出内容地址，输出内容2022-5-15核探测与核电子学国家重点实验室 刘树彬42RAM存储器的特点比较存储器的特点比较SRAM使用灵活方便，易控制速度快数据的易失性，断电后不能保存使用较多的晶体管/MOS管，电路复杂，集成度相对低功耗大DRAM控制复杂，需刷新控制速度慢数据的易失性，断电后不能保存使用较少的晶体管/MOS

28、管和电容，电路简单，集成度相对高功耗小2022-5-15核探测与核电子学国家重点实验室 刘树彬43SRAMSRAM存储单元存储单元 Vs. DRAMVs. DRAM存储单元存储单元 特点 SRAM的数据写入后，只要不断电数据一直保存 DRAM上存储的数据（电荷）不能长期保存，因此必须定期给电容补充电荷，以避免所存储数据丢失 结构 SRAM存储单元是由基本SR锁存器构成的，所以使用较多的晶体管 DRAM存储单元单元是以MOS管及其栅极电容为基础构成的，数据存于栅极电容中，使用较少的晶体管2022-5-15核探测与核电子学国家重点实验室 刘树彬44RAM应用应用2022-5-15核探测与核电子学国

29、家重点实验室 刘树彬45第七章第七章 半导体存储器半导体存储器2022-5-15核探测与核电子学国家重点实验室 刘树彬467.1 只读存储器（ROM） 7.1.1 ROM的基本结构 7.1.2 二维译码与存储阵列 7.1.3 可编程ROM 7.1.4 ROM读操作实例 7.1.5 ROM应用举例7.2 随机存取存储器（RAM） 7.2.1 静态随机存取存储器（SRAM） 7.2.2 同步SRAM 7.2.3 动态随机存取存储器（DRAM） 7.2.4 存储容量的扩展 7.2.5 RAM应用举例可编程逻辑器件简介北京正负电子对撞机升级北京正负电子对撞机升级BES III TOF读出电子学读出电子

30、学2022-5-15核探测与核电子学国家重点实验室 刘树彬47用用ROM实现逻辑函数实现逻辑函数2022-5-15核探测与核电子学国家重点实验室 刘树彬48PROM的的PLD表示法表示法核探测与核电子学国家重点实验室 刘树彬行行/列地址译码列地址译码存储矩阵存储矩阵PLA (Programmable Logic Array)PLA和PROM相比有如下特点： PROM是与阵列固定、或阵列可编程，而PLA是与和或阵列全可编程 PROM与阵列是全译码的形式，而PLA是根据需要产生乘积项，从而减小了阵列的规模 PROM实现的逻辑函数采用最小项表达式来描述；而用PLA实现逻辑函数时，运用简化后的最简与或

31、式 在PLA中，对多输入、多输出的逻辑函数可以利用公共的与项，因而提高了阵列的利用率2022-5-15核探测与核电子学国家重点实验室 刘树彬50PAL的基本结构的基本结构Programmable Array Logic70年代末由年代末由MMI公司率先推出公司率先推出可编程与门阵列，固定连接或门阵列可编程与门阵列，固定连接或门阵列一般采用熔丝编程技术实现与门阵列的编程一般采用熔丝编程技术实现与门阵列的编程2022-5-1551PAL16L88个与-或阵列和8个三态反相输出缓冲器引脚19和11输入引脚1318输出或输入引脚12和19输出2022-5-15核探测与核电子学国家重点实验室 刘树彬52

32、GAL的基本结构的基本结构Generic Array LogicLATTICE公司于公司于1985年首先推出年首先推出采用采用E2CMOS工艺工艺可编程与逻辑阵列可编程与逻辑阵列组成或逻辑阵列的个或门分别包含于个组成或逻辑阵列的个或门分别包含于个OLMC中，它们和与逻辑阵列的连接是固定的中，它们和与逻辑阵列的连接是固定的OLMC中包含一个或门、一个中包含一个或门、一个D触发器和由触发器和由个数据选择器及异或门等一些门电路组成的控个数据选择器及异或门等一些门电路组成的控制电路制电路OLMC典型的可编程器件的框图典型的可编程器件的框图EPLD(Erasable Programmable Logic

33、 Dvice)/CPLD(Complex Programmable Logic Dvice)和FPGA(Field Programmable Gate Array)一个二维的逻辑块阵列 构成了PLD器件的逻辑组成核心输入输出块连接逻辑块的互连资源 连线资源由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入输出块之间的连接2022-5-15核探测与核电子学国家重点实验室 刘树彬54基于乘积项（基于乘积项（Product-Term）的）的PLD结构结构CPLD/EPLD三块结构：宏单元(Marocell)宏单元是PLD的基本结构，每个宏单元相当于一个或多个GA

34、L逻辑可编程连线(PIA)信号的传输延迟时间是可预知的，有利于获得高性能的数字系统I/O控制块基于乘积项的PLD基本都是由E2PROM或Flash工艺制造的，一上电就可以工作，无需其他芯片配合基于乘积项的基于乘积项的PLD内部结构内部结构宏单元结构宏单元结构2022-5-15核探测与核电子学国家重点实验室 刘树彬55乘积项结构乘积项结构PLD的逻辑实现原理的逻辑实现原理2022-5-15核探测与核电子学国家重点实验室 刘树彬56组合逻辑由乘积项阵列和乘积项选择矩阵产生组合逻辑F=(A+B)*C*(/D)=A*C*/D + B*C*/DD触发器直接利用宏单元中的可编程D触发器来实现时钟信号CLK

35、由I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器的时钟端可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚以上步骤都是由软件自动完成，不需要人为干预对于复杂电路，一个宏单元不能实现时需要通过并联扩展项和共享扩展项将多个宏单元相连，宏单元的输出也可以连接到可编程连线阵列，再做为另一个宏单元的输入查找表（查找表（Look-Up-Table) )的原理与结构的原理与结构2022-5-15核探测与核电子学国家重点实验室 刘树彬57实际逻辑电路LUT的实现方式 a,b,c,d 输入逻辑输出地址RAM中存储的内容00000000000001000010.0.01111111111

36、 FPGA多使用多使用4输入的输入的LUT每一个每一个LUT可以看成一个有可以看成一个有4位地址线的位地址线的161的的RAM当用户通过原理图或语言描述了一个逻辑电路以后，开发软件自动计算逻辑电路的所有可当用户通过原理图或语言描述了一个逻辑电路以后，开发软件自动计算逻辑电路的所有可能的结果，并把结果事先写入能的结果，并把结果事先写入RAM每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可输出即可基于基于SRAM工艺，掉电后信息会丢失，需要外加一片专用配置芯片，在上电时由这工艺，掉电

37、后信息会丢失，需要外加一片专用配置芯片，在上电时由这个专用配置芯片把数据加载到个专用配置芯片把数据加载到FPGA中才可以正常工作中才可以正常工作LUTLUT结构结构PLDPLD的逻辑实现原理的逻辑实现原理2022-5-15核探测与核电子学国家重点实验室 刘树彬58A、B、C、D作为地址线连到到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，实现组合逻辑D触发器直接利用LUT后面D触发器来实现 时钟信号CLK由I/O脚输入后进入芯片内部时钟专用通道，直接连接到触发器的时钟端可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚以上步骤都是由软件自动完成，不需要人为干预 对于一个LUT无法完成的的电路，就需要通过进位逻辑将多个单元相连，这样FPGA就可以实现复杂的逻辑Xilinx Spartan-II 芯片内部结构芯片内部结构2022-5-15核探测与核电子学国家重点实验室 刘树彬59主要结构： I/O块 CLBs：一个CLB包括2个Slices，每个Slices包括两个LUT，两个触发器和相关逻辑 可编程连线 RAM块Xilinx其他系列，如XC400、SpartanXL、Virtex的结构与此稍有不同Altera FLEX/ACEX 芯片的内部结构芯片的内部结构2022-5-15核探测与