存储器和阵列结构设计

1、存储器和阵列结构设计. 1本章重点本章重点1. 存储器的分类和结构存储器的分类和结构2. 只读、非易失性及读写存储器的数据存储单元只读、非易失性及读写存储器的数据存储单元3. 外围电路外围电路灵敏放大器、译码器、驱动器和时序产生灵敏放大器、译码器、驱动器和时序产生器器4. 存储器设计中的功耗和可靠性问题存储器设计中的功耗和可靠性问题存储器和阵列结构设计. 212.1 12.1 引言引言密集的数据存储电路是数字电路或系统设计者的主要考密集的数据存储电路是数字电路或系统设计者的主要考虑之一虑之一将存储单元组成大的阵列，这可以使外围电路的开销最将存储单元组成大的阵列，这可以使外围电路的开销最小并增加

2、存储密度小并增加存储密度本章的意义在于它应用了大量前几章中介绍过的电路技本章的意义在于它应用了大量前几章中介绍过的电路技术术存储器设计可以看成一个高性能、高密度和低功耗电路存储器设计可以看成一个高性能、高密度和低功耗电路的设计实例的设计实例存储器和阵列结构设计. 312.1.1 12.1.1 存储器分类存储器分类时序参数时序参数读出时间读出时间/写入时间写入时间/读周期读周期/写周期写周期Write c y c l eRead ac c e s sRead ac c e s sRead cy c l eWrite a c c e s sData wr i t t e nData va l i

3、dDATAWRITEREAD存储器和阵列结构设计. 4半导体存储器分类半导体存储器分类Read-Write MemoryNon-VolatileRead-WriteMemoryRead-Only MemoryEPROME2PROMFLASHRandomAccessNon-RandomAccessSRAM DRAMMask-ProgrammedProgrammable (PROM)FIFOShift RegisterCAMLIFO存储器和阵列结构设计. 512.1.2 12.1.2 存储器总体结构和单元模块存储器总体结构和单元模块Word 0Word 1Word 2WordN22WordN21S

4、toragecellM bitsM bitsN wordsS0S1S2SN22A0A1AK21K5log2NSN21Word 0Word 1Word 2WordN22WordN21StoragecellS0Input-Output(M bits)Intuitive architecture for N x M memoryToo many select signals:N words = N select signalsK = log2NDecoder reduces the number of select signalsInput-Output(M bits)Decoder存储器和阵列结构

5、设计. 6存储阵列存储阵列Row Dec o d e rBit lin e2L2KWord li n eAKAK1 1AL2 1A0M.2KAK2 1Sense a m p l i f ie rs / DriversColumn d e c o derInput-O u t p u t(M bits)Storage c e l lProblem: ASPECT RATIO or HEIGHT WIDTHAmplify swing torail-to-rail amplitudeSelects appropriateword存储器和阵列结构设计. 7层次化的存储结构层次化的存储结构优点：优点：1

6、 1、本地字线和位线的长度较短、本地字线和位线的长度较短2 2、快地址只用来激活被寻址的块、快地址只用来激活被寻址的块节省功耗节省功耗Globalamplifi e r / d riv erControlcircuit r yGlobal d a t a bu sBlock s e l e c torBlock 0RowaddressColumnaddressBlockaddressBlockiBlockP2 1I/O存储器和阵列结构设计. 8Subglobal row decoderGlobal row decoderSubglobal row decoderBlock 30Block 31

7、128 K Array Block 0Block 1ClockgeneratorCS, WEbufferI/ObufferY-addressbufferX-addressbufferx1/x4controllerZ-addressbufferX-addressbufferPredecoder and block selectorBit line loadTransfer gateColumn decoderSense amplifier and write driverLocal row decoderHirose90 例例12.2 12.2 层次化的存储结构层次化的存储结构存储器和阵列结构设

8、计. 9CAMCAM存储器存储器Address D e c ode rData (6 4 b i ts)I/O Buf f e r sCompara n dCAM Arr a y29 words3 64 bit sMaskControl L o g icR/W Add r e s s (9 bits )Command s29 Validi t y B itsPriorit y E n cod er支持支持3种工作模式：读、写和种工作模式：读、写和匹配匹配存储器和阵列结构设计. 10存储器时序存储器时序DRAM DRAM 时序时序多路分时寻址技术多路分时寻址技术AddressbusRASRAS-

9、CAS timingRow Add r e s sAddressBusAddress t r a nsi tioninitiat e s m e mo ry op erationAddressColumn A d d r essCASSRAM SRAM 时序时序自定时技术自定时技术存储器和阵列结构设计. 1112.2 12.2 存储器内核存储器内核只读存储器只读存储器NOR ROM / NAND ROM非易失性读写存储器非易失性读写存储器EPROM / EEPROM / Flash读写存储器读写存储器SRAM / DRAM存储器和阵列结构设计. 1212.2.1 12.2.1 只读存储器只读存

10、储器工作原理工作原理 优缺点比较优缺点比较WLBLWLBL1WLBLWLBLWLBL0VDDWLBLGND二极管二极管ROMROMMOS ROM1MOS ROM1MOS ROM2MOS ROM2图图12.9 ROM12.9 ROM的的1 1和和0 0单元的不同实现方式单元的不同实现方式存储器和阵列结构设计. 13思考题思考题12.1 MOS NOR ROM12.1 MOS NOR ROM阵列阵列确定图确定图12.10的的ROM中存放在地址中存放在地址0、1、2和和3处的数据值处的数据值注意：图中如何使电源线在相邻单元之间共享而减少了它们的用量注意：图中如何使电源线在相邻单元之间共享而减少了它们

11、的用量WL0VDDBL0WL1WL2WL3VbiasBL1Pull-down loadsBL2BL3VDD存储器和阵列结构设计. 14思考题思考题12.2 MOS NOR ROM12.2 MOS NOR ROM存储器阵列存储器阵列确定图确定图12.11的的ROM中存放在地址中存放在地址0、1、2和和3处的数据值处的数据值WL0GNDBL0WL1WL2WL3VDDBL1Pull-up devicesBL2BL3GND存储器和阵列结构设计. 15ROMROM存储器编程存储器编程存储单元和上拉晶体管尺寸的问题存储单元和上拉晶体管尺寸的问题噪声容限换取性能噪声容限换取性能ACTIVE和和CONTACT

12、编程方式的比较编程方式的比较Cell注意在布线注意在布线GNDGND信号时采用了扩散区信号时采用了扩散区PolysiliconMetal1DiffusionMetal1 on Diffusion存储器和阵列结构设计. 16单元的大部分面积用于位线接触和接地连接单元的大部分面积用于位线接触和接地连接解决方案：采用不同的存储器结构解决方案：采用不同的存储器结构 未被选中的行，字线全部为高电平未被选中的行，字线全部为高电平 WL0WL1WL2WL3VDDPull-up devicesBL 3BL 2BL 1BL 0思考题思考题12.31 MOS NAND ROM12.31 MOS NAND ROM确

13、定图确定图12.13的的ROM中存放在地址中存放在地址0、1、2和和3处的数据值处的数据值存储器和阵列结构设计. 17NAND结构的主要优点结构的主要优点(a) (a) 采用采用Metal-1Metal-1层编程层编程 (b) (b) 采用降低阈值注入采用降低阈值注入CellPolysiliconMetal1DiffusionMetal1 on Diffusion存储器和阵列结构设计. 18思考题思考题12.3 NOR12.3 NOR和和NAND ROMNAND ROM的电压摆幅的电压摆幅假设图假设图12.12和图和图12.14中的版图采用我们标准的中的版图采用我们标准的0.25 m CMOS

14、工艺实现，工艺实现， 确定确定PMOS上拉器件的尺寸使最坏情况下上拉器件的尺寸使最坏情况下VOL 1.5V(VDD=2.5V)。这相当。这相当于字线摆幅为于字线摆幅为1V。确定。确定8 8和和512 512阵列的值阵列的值1. NOR ROM因为每次最多只有一个晶体管可以导通，所以因为每次最多只有一个晶体管可以导通，所以VOL的值与阵列尺寸无关，的值与阵列尺寸无关，也与阵列编程无关。也与阵列编程无关。所要求的所要求的PMOS器件的尺寸器件的尺寸(W/L)p=5.242. NAND ROM由于是串联链，由于是串联链， VOL的值与存储器尺寸的值与存储器尺寸(行数行数)及编程都有关及编程都有关对于

15、对于(8 8)阵列：阵列：=0.49对于对于(512 512)阵列：阵列：=0.0077所以，所以，NAND ROMNAND ROM很少用于很少用于8 8行或行或1616行以上的阵列中行以上的阵列中存储器和阵列结构设计. 19思考题思考题12.4 12.4 字线和位线的寄生参数字线和位线的寄生参数考虑考虑512 512阵列的情形阵列的情形1. NOR ROM 字线寄生参数字线寄生参数 线电容和栅电容线电容和栅电容 线电阻线电阻(多晶硅多晶硅) 位线寄生参数位线寄生参数 电阻不起作用电阻不起作用(铝线铝线) 漏电容和栅漏电容漏电容和栅漏电容ROMROM的瞬态性能的瞬态性能瞬态响应的定义瞬态响应的

16、定义存储阵列的大部分延时来自互连寄生参数存储阵列的大部分延时来自互连寄生参数VDDCbitrwordcwordWLBL存储器和阵列结构设计. 202. NAND ROM 字线寄生参数字线寄生参数 同同 NOR ROM 位线寄生参数位线寄生参数 串联晶体管链的电阻串联晶体管链的电阻 漏漏/源和整个栅电容源和整个栅电容VDDCLrwordcwordcbitrbitWLBL存储器和阵列结构设计. 21例例12.5 12.5 一个一个512512 512 NOR ROM512 NOR ROM的传播延时的传播延时1. 含有含有M个单元的分布个单元的分布rc线的字线延时线的字线延时 tword = 0.3

17、8(rword cword)M2 = 0.38(17.5 (0.049+0.75)fF)5122 = 1.4ns2. 对于位线，它的响应时间取决于翻转方向。假设有一个对于位线，它的响应时间取决于翻转方向。假设有一个(0.5/0.25)下拉下拉器件和一个器件和一个(1.3125/0.25)上拉晶体管上拉晶体管 Cbit = 512 (0.8+0.009)fF = 0.46pF tHL = 0.69(13k/2|31k/5.25)0.46pF = 0.98ns tHL = 0.69(31k/5.25)0.46pF = 1.87ns说明：字线延时起主要作用。它几乎全部来自多晶线的大电阻说明：字线延时

18、起主要作用。它几乎全部来自多晶线的大电阻利用计算数据和等效模型，可以推导出存储器内核及其部件的传播利用计算数据和等效模型，可以推导出存储器内核及其部件的传播延时的估计值延时的估计值解决字线延时问题解决字线延时问题从两端驱动地址线和采用金属旁路线从两端驱动地址线和采用金属旁路线仔细分割存储器成许多尺寸合适的子块以均衡字线和位线的延时仔细分割存储器成许多尺寸合适的子块以均衡字线和位线的延时存储器和阵列结构设计. 22例例12.6 12.6 一个一个512512 512 512 NAND ROMNAND ROM的传播延时的传播延时1. 字线延时与字线延时与NOR的情况相似的情况相似 tword =

19、0.38(rword cword)M2 = 0.38(15 (0.049+0.56)fF)5122 = 1.3ns2. 关于位线延时，最坏情况发生在当整个一列除一个单元以外都存放关于位线延时，最坏情况发生在当整个一列除一个单元以外都存放0并且最下面的晶体管导通时。并且最下面的晶体管导通时。(忽略上拉晶体管的影响忽略上拉晶体管的影响) tHL = 0.38 8.7k 0.85fF 5112=0.73 s tLH = 0.69(31k/0.0077)(511 0.85fF) = 1.2 s说明：这些延时在大多数情况下显然是不能接受的。把存储器分割成较说明：这些延时在大多数情况下显然是不能接受的。把

20、存储器分割成较小的模块似乎是唯一合理的选择小的模块似乎是唯一合理的选择存储器和阵列结构设计. 23功耗与预充电的存储阵列功耗与预充电的存储阵列 NAND和和NOR结构继承了伪结构继承了伪NMOS门的所有缺点：门的所有缺点：有比逻辑有比逻辑VOL是由上拉和下拉器件的尺寸比决定的是由上拉和下拉器件的尺寸比决定的静态功耗静态功耗当输出为低电平时，在电源轨线之间存在静态电流通路当输出为低电平时，在电源轨线之间存在静态电流通路例例12.7 NOR ROM12.7 NOR ROM的静态功耗的静态功耗考虑考虑(512 512)NOR ROM的情况。可以合理地假设平均有的情况。可以合理地假设平均有50的输出是

21、的输出是低电平。假设静态电流大约等于低电平。假设静态电流大约等于0.21mA(输出电压为输出电压为1.5V时时)。这意味着。这意味着在没有任何操作时，总静态功耗为在没有任何操作时，总静态功耗为(512/2) 0.21mA 2.5V=0.14W存储器和阵列结构设计. 24解决方案：采用预充电逻辑解决方案：采用预充电逻辑WL0GNDBL0WL1WL2WL3VDDBL1Precharge devicesBL2BL3GND prePMOS预充电器件的尺寸可以按需要设预充电器件的尺寸可以按需要设计得较大，而时钟的设计变得更加困难计得较大，而时钟的设计变得更加困难存储器和阵列结构设计. 2512.2.2

22、12.2.2 非易失性读写存储器非易失性读写存储器浮栅晶体管浮栅晶体管多了一个额外的多晶硅条插在栅和沟道之间，因而称为浮栅多了一个额外的多晶硅条插在栅和沟道之间，因而称为浮栅Floating gateSourceSubstrateGateDrainn+n+_ptoxtoxGSD器件截面图器件截面图 电路符号电路符号存储器和阵列结构设计. 26它的阈值电压是可编程的它的阈值电压是可编程的0 V5 V0 VDS5 V2.5 V5 VDS20 V10 V5 V20 VDS雪崩注入雪崩注入移去编程电压后移去编程电压后电荷仍被捕获电荷仍被捕获编程形成了较高编程形成了较高的阈值的阈值VT“ 0”-stat

23、e“ 1”-stateDVTVWLVGS“ON”“OFF”ID由于浮栅为由于浮栅为SiO2所包围，而所包围，而SiO2是一个极好的绝缘体，是一个极好的绝缘体，所以被捕获的电荷可以在浮所以被捕获的电荷可以在浮栅上存放许多年，即使在电栅上存放许多年，即使在电源电压被移去之后也是如此，源电压被移去之后也是如此，这就是这就是易失性存储的机理易失性存储的机理存储器和阵列结构设计. 27可擦除可编程只读存储器可擦除可编程只读存储器(EPROM)(EPROM)优点优点结构简单、密度极高、可以低成本来生产大容量存储器结构简单、密度极高、可以低成本来生产大容量存储器缺点缺点擦除过程慢、有限的耐久性、编程过程功耗

24、很大擦除过程慢、有限的耐久性、编程过程功耗很大擦除过程必须在擦除过程必须在“系统外系统外”进行进行存储器和阵列结构设计. 28电擦除可编程只读存储器电擦除可编程只读存储器(EEPROM)(EEPROM)Floating gateSourceSubstratepGateDrainn1n120 30 nm10 nm-10 V10 VIVGDWLBLVDD存储器和阵列结构设计. 29快闪电擦除可编程只读存储器快闪电擦除可编程只读存储器(Flash)(Flash)应用最普遍的非易失性存储器结构应用最普遍的非易失性存储器结构是是EPROM和和EEPROM方法的组合方法的组合一次擦除许多存储单元一次擦除许

25、多存储单元Flash概念的来源概念的来源Control gateerasurep-substrateFloating gateThin tunneling oxiden1 sourcen1 drainprogramming存储器和阵列结构设计. 30SD12 VGcellarrayBL0BL1openopenWL0WL10 V0 V12 VNOR Flash 存储器的基本操作存储器的基本操作A. 擦除操作擦除操作存储器和阵列结构设计. 31SD12 V6 VGBL0BL16 V 0 VWL0WL112 V0 V0 VNOR Flash 存储器的基本操作存储器的基本操作B. 写操作写操作存储器和

26、阵列结构设计. 325 V1 VGSDBL0BL11 V 0 VWL0WL15 V0 V0 VNOR Flash 存储器的基本操作存储器的基本操作C. 读操作读操作存储器和阵列结构设计. 33非易失性存储器的新趋势非易失性存储器的新趋势多位存储的非易失性存储器多位存储的非易失性存储器FRAMMRAM非易失性读写存储器非易失性读写存储器小结小结存储器和阵列结构设计. 3412.2.3 12.2.3 读写存储器读写存储器(RAM)(RAM)静态随机存取存储器静态随机存取存储器(SRAM)(SRAM)WLBLVDDM5M6M4M1M2M3BLQQ存储器和阵列结构设计. 35例题例题12.8 CMOS

27、 SRAM12.8 CMOS SRAM读操作读操作WLBLVDDM5M6M4M1VDDVDDVDDBLQ= 1Q= 0CbitCbitCRVVCRCRVVVVVVVkVVVVVkTnDDDSATnTnDDM,nDSATnDSATnTnDDM,nDSATn2222125122 存储器和阵列结构设计. 36000.20.40.60.811.20.5Voltage rise V11.2 1.52Cell Ratio (CR)2.53Voltage Rise (V)CMOS SRAM CMOS SRAM 分析分析( (读操作读操作) )存储器和阵列结构设计. 37例题例题12.9 CMOS SRAM1

28、2.9 CMOS SRAM写操作写操作BL= 1BL= 0Q= 0Q= 1M1M4M5M6VDDVDDWL2222222426DSATpDSATpVVVVPRVVVVVVVVVkVVVVkDSATpTpDDnpTnDDTnDDQDSATpTpDDM,pQQTnDDM,n 存储器和阵列结构设计. 38CMOS SRAM CMOS SRAM 分析分析( (写操作写操作) )存储器和阵列结构设计. 39SRAMSRAM单元的性能单元的性能VDDGNDQQWLBLBLM1M3M4M2M5M6六管六管CMOS SRAM存储器单元的版图存储器单元的版图存储器和阵列结构设计. 40M3RLRLVDDWLQQ

29、M1M2M4BLBL电阻负载电阻负载SRAM单元单元(四管四管CMOS SRAM）存储器和阵列结构设计. 41动态随机存取存储器动态随机存取存储器(DRAM)(DRAM)WWLBL 1M1XM3M2CSBL 2RWLVDDVDD2VTDVVDD2VTBL2BL1XRWLWWL三管动态存储单元三管动态存储单元存储器和阵列结构设计. 42BL2BL1GNDRWLWWLM3M2M1三管动态存储单元的版图例子三管动态存储单元的版图例子存储器和阵列结构设计. 43M1CSWLBLCBLVDD2VTWLXsensingBLGNDWrite 1Read 1VDDVDD/2VDD/2单管动态存储单元单管动态存

30、储单元BLSSPREBITPREBLCCCV-VV-VV 存储器和阵列结构设计. 44DV(1)V(1)V(0)tVPREVBLSense amp activatedWord line activated敏感放大器操作敏感放大器操作读操作期间的位线电压波形读操作期间的位线电压波形存储器和阵列结构设计. 45M1wordlineDiffusedbit linePolysilicongatePolysiliconplateCapacitorMetal word linePolySiO2Field Oxiden+n+Inversion layerinduced byplate biasPoly采用多

31、晶硅扩散电容作为存储节点的采用多晶硅扩散电容作为存储节点的1T DRAM单元单元A. 截面图截面图 B.版图版图存储器和阵列结构设计. 46先进的先进的1T DRAM存储单元存储单元Cell Plate SiCapacitor InsulatorStorage Node Poly2nd Field OxideRefilling PolySi SubstrateCapacitor dielectric layerCell plateWord lineInsulating LayerIsolationTransfer gateStorage electrodeA. 沟槽电容单元沟槽电容单元 B.

32、堆叠电容单元堆叠电容单元存储器和阵列结构设计. 4712.2.4 12.2.4 按内容寻址或相联存储器按内容寻址或相联存储器(CAM)(CAM)除存储数据外，它还能有效地将所有存储数据与新输入除存储数据外，它还能有效地将所有存储数据与新输入的数据进行比较的数据进行比较CAMBitWordBitCAMBitBitCAMWordWired-NOR Match LineMatchM1M2M7M6M4M5M8M9M3intSWordCAMBitBitS9管管CAM单元单元存储器和阵列结构设计. 48Address DecoderHit LogicCAMARRAYInput DriversTagHitA

33、ddressSRAMARRAYSense Amps / Input DriversDataR/W例例12.11 12.11 相联存储器在高速缓存中的应用相联存储器在高速缓存中的应用存储器和阵列结构设计. 4912.6 12.6 存储器设计的实例研究存储器设计的实例研究12.6.1 可编程逻辑阵列可编程逻辑阵列GNDGNDGNDGNDGNDGNDGNDVDDX0X0X1f0f1X1X2X2AND-planeOR-planeVDD图图12.74 伪伪NMOS PLA存储器和阵列结构设计. 50GNDGNDVDDANDAND-planeOR-planeANDX0X0X1X1X2X2VDDORORf0

34、f1图图12.75 PLA的动态实现的动态实现存储器和阵列结构设计. 51tpretevalDummy AND rowDummy AND rowORANDORANDANDA. 时钟信号时钟信号 B. 时序产生电路时序产生电路图图12.76 自定时动态自定时动态PLA时钟信号的产生时钟信号的产生存储器和阵列结构设计. 5212.6.2 4Mb SRAM12.6.2 4Mb SRAMGlobal w o r d li neSub-glo b a l wor d lin eBlock g r o u pselectBlockselectBlockselectMemory c e l lLocalword li n eBlock 0Localword li n eBlock 1Block 2 . . .图图12.77 分级字线选择技术分级字线选择技术存储器和阵列结构设计. 53Bit-lineloadBlockselect ATDBEQLocalWLMemory cellI/O lineI/OB/TCDSense amplifierCDCDI/OB/TA. 灵敏放大器灵敏放大器存储器和阵列结构设计. 54BSI/OI/ODATABlo