第八章 可编程逻辑器件

1、2022-5-8第八章第八章 可编程逻辑器件可编程逻辑器件计算机学院计算机学院王玲玲王玲玲2022-5-8数字数字系统系统专用集成电路专用集成电路ASIC(Application Sepecific Integrated Circuit)可编程逻辑器件可编程逻辑器件PLD ()片上系统片上系统SoC ()2022-5-8 简单可编程逻辑器件简单可编程逻辑器件SPLDSPLD 可编程只读存储器（可编程只读存储器（EPROMEPROM） 现场可编程逻辑阵列（现场可编程逻辑阵列（FPLAFPLA） 可编程阵列逻辑（可编程阵列逻辑（PALPAL） 通用阵列逻辑（通用阵列逻辑（GALGAL） 复杂可编程

2、逻辑器件复杂可编程逻辑器件CPLDCPLD 现场可编程逻辑器件现场可编程逻辑器件FPGAFPGA2022-5-8 利用利用EDAEDA工具，采用工具，采用可编程逻辑器件可编程逻辑器件，通过设计芯片来实，通过设计芯片来实现系统功能。称为基于芯片的设计方法。现系统功能。称为基于芯片的设计方法。可编程逻辑器件设计电路过程如图所示：可编程逻辑器件设计电路过程如图所示： 电电 路方路方 设案设案 计计设设计计输输入入优优化化电电路路选选择择器器件件编编程程 器时器时 件序件序 功检功检 能查能查2022-5-82022-5-8五、PLD的基本结构与门与门阵列阵列乘积项乘积项输入输入电路电路输入信号输入信

3、号互补互补输入输入输出函数输出函数反馈输入信号反馈输入信号可直接可直接输出输出也可反馈到输入也可反馈到输入 输出既可以是低电平有输出既可以是低电平有效，又可以是高电平有效。效，又可以是高电平有效。或门或门阵列阵列和项和项输出输出电路电路PLDPLD主体主体 可由或阵列直接输出，可由或阵列直接输出，构成组合；构成组合； 通过寄存器输出，通过寄存器输出，构成时序方式输出。构成时序方式输出。2022-5-8可编程只读存储器（EPROM）它包含一个固定的“与”阵列和一个可编程的“或”阵列。 或阵列（可编程） 与阵列（固定）I2O2O0O1P0P1P2P3P4P5P6P7I0I1O0=I2I1I0+I2

4、I1I0+I2I1I0+I2I1I0O1=I2I1I0+I2I1I0+I2I1I0+I2I1I0O2=I2I1I0+I2I1I0+I2I1I02022-5-8(Field )它出现于它出现于2020世纪世纪7070年代。年代。组合组合FPLAFPLA时序时序FPLAFPLAFPLAFPLA由由可编程可编程的的与与逻辑阵列和逻辑阵列和可编程可编程的的或或逻辑阵列组成。逻辑阵列组成。2022-5-8一、组合逻辑型一、组合逻辑型FPLAFPLA2022-5-8二、时序逻辑型二、时序逻辑型FPLAFPLA2022-5-82022-5-88.3.2 PAL8.3.2 PAL的几种输出电路结构和反馈形式的

5、几种输出电路结构和反馈形式其输出端只能用作输出使用。其输出端只能用作输出使用。用途：产生组合逻辑电路用途：产生组合逻辑电路2022-5-88.3.2 PAL8.3.2 PAL的几种输出电路结构和反馈形式的几种输出电路结构和反馈形式用途：用途：组合逻辑电路，组合逻辑电路，有三态控制可实现有三态控制可实现总线总线连接连接可将输出作可将输出作输入输入用用2022-5-8用途：产生时序逻辑电路用途：产生时序逻辑电路8.3.2 PAL8.3.2 PAL的几种输出电路结构和反馈形式的几种输出电路结构和反馈形式2022-5-8时序逻辑电路时序逻辑电路还可便于对还可便于对“与与- -或或”输出求反输出求反8.

6、3.2 PAL8.3.2 PAL的几种输出电路结构和反馈形式的几种输出电路结构和反馈形式2022-5-88.3.2 PAL8.3.2 PAL的几种输出电路结构和反馈形式的几种输出电路结构和反馈形式2022-5-8时序逻辑电路时序逻辑电路可产生可产生A A、B B的十六种算术、逻辑运算的十六种算术、逻辑运算2022-5-8采用采用电可擦除的电可擦除的CMOSCMOS制作制作，可以用电压信号擦除并可，可以用电压信号擦除并可重新编程。重新编程。可可编程编程“与与”阵列阵列 + + 固定固定“或或”阵列阵列 + + 可编程输出电路可编程输出电路可编程输出逻辑宏单元可编程输出逻辑宏单元通过编程可以将通过

7、编程可以将GALGAL设置成不同的工作模式。设置成不同的工作模式。2022-5-8GAL16V82022-5-88.4.2 8.4.2 输出逻辑宏单元输出逻辑宏单元OLMCOLMC数据选择器2022-5-8SYNSYN：同步控制字同步控制字 1 1位，八个输出逻辑宏单元共用；位，八个输出逻辑宏单元共用；AC0AC0：结构控制字结构控制字 1 1位，八个输出逻辑宏单元共用；位，八个输出逻辑宏单元共用；AC1(n)AC1(n)：结构控制字结构控制字 8 8位，每个输出逻辑宏单元一个；位，每个输出逻辑宏单元一个；XOR(n) XOR(n) ：极性控制字极性控制字 8 8位，每个输出逻辑宏单元一个；位

8、，每个输出逻辑宏单元一个；PTPT：乘积项禁止控制字乘积项禁止控制字 6464位，每个与门一个。位，每个与门一个。GAL16V8GAL16V8的结构控制字的结构控制字 PT(PT(乘积项乘积项) )禁止位禁止位32 32 位位XOR(n)XOR(n)4 4 位位ACAC0 01 1位位结构控制结构控制ACAC1 1(n)(n)8 8 位位SYNSYN1 1位位XOR(n)XOR(n)4 4 位位PT(PT(乘积项乘积项) )禁止位禁止位32 32 位位PT63PT63PT31PT31PT32PT32PT0PT0 82 82位位12 13 14 1516 17 18 1912 192022-5-

9、8结构控制字及其功能：结构控制字及其功能：（1 1） 同步位同步位SYNSYN 确定确定GALGAL器件的输出模式：当器件的输出模式：当SYN=0SYN=0 时，器件具有时，器件具有寄存器型输出寄存器型输出能力；能力；当当SYN=1 SYN=1 时，器件具有时，器件具有纯组合型输出纯组合型输出能力。能力。（2 2）结构控制位）结构控制位ACAC0 0 这一位对于这一位对于8 8个个OLMCOLMC是公共的，它与是公共的，它与OLMCOLMC各自的各自的ACAC1 1（n n）配合，）配合，控制各个多路开关。控制各个多路开关。（3 3）结构控制位）结构控制位ACAC1 1（n n） 共有共有8

10、8位，每个位，每个OLMCOLMC（n n）有单独的）有单独的ACAC1 1（n n）。对）。对GAL16V8GAL16V8来说，来说， n n 为为 1219 1219 。（4 4）极性控制位）极性控制位XORXOR（ n n） 用于控制输出信号的极性。当用于控制输出信号的极性。当XORXOR（ n n）= 0= 0 时，输出信号低有效；时，输出信号低有效；当当XORXOR（ n n）= 1= 1 时，输出信号高有效。时，输出信号高有效。（5 5）乘积项禁止位）乘积项禁止位PTPT 共共6464位，分别控制与门阵列中的位，分别控制与门阵列中的64 64 个乘积项，以便屏蔽某些不用的乘积项。个

11、乘积项，以便屏蔽某些不用的乘积项。2022-5-8高有效高有效0 1 0 10 1 0 11 1脚为脚为CKCK，1111为为OEOE低有效低有效寄存器型寄存器型输出输出0 1 0 00 1 0 0高有效高有效0 1 1 10 1 1 11 1脚为脚为CKCK，1111为为OEOE，至，至少另有一个少另有一个OLMCOLMC是寄存是寄存器型输出器型输出低有效低有效时序电路中的时序电路中的组合输出组合输出0 1 1 00 1 1 0高有效高有效1 1 1 11 1 1 11 1脚和脚和1111为数据输入，三为数据输入，三态门的选通信号是第一乘态门的选通信号是第一乘积项积项低有效低有效反馈反馈组合

12、输出组合输出1 1 1 01 1 1 0高有效高有效1 0 0 11 0 0 11 1脚和脚和1111为数据输入，三为数据输入，三态门总是选通态门总是选通低有效低有效专用专用组合输出组合输出1 0 0 01 0 0 01 1脚和脚和1111为数据输入，三为数据输入，三态门禁止态门禁止专用输入模式专用输入模式1 0 1 1 0 1 备备 注注输出极性输出极性配配 置置 功功 能能SYN ACSYN AC0 0 ACAC1 1(n) XOR(n)(n) XOR(n)OLMC OLMC 的的 配配 置置 控控 制制2022-5-82022-5-82022-5-8与与PALPAL、GALGAL相比，相

13、比，CPLDCPLD的的集成度更高集成度更高，有，有更多更多的的输入端输入端、乘积项乘积项和更多的和更多的宏单元宏单元；每个块之间可以使用每个块之间可以使用可编程内部连线可编程内部连线( (或者称为可编或者称为可编程的开关矩阵程的开关矩阵) )实现相互实现相互连接连接。CPLDCPLD器件内部含有多个器件内部含有多个逻辑块逻辑块GLBGLB，每个逻辑块都，每个逻辑块都相当于一个相当于一个GALGAL器件器件; ;2022-5-8 逻辑块 逻辑块 逻辑块 逻辑块 逻辑块 逻辑块 逻辑块 逻辑块 可 编 程 内 部 连 线 矩 阵 I/O I/O 2022-5-8 全局布线池通用逻辑块GLBI/O

14、端口输出布线池ispLSI1032E 内部结构内部结构2022-5-88.7 8.7 现场可编程门阵列现场可编程门阵列FPGAFPGA1. FPGA1. FPGA的基本结构的基本结构FPGA ：采用采用CMOS工艺，结构为工艺，结构为LCA（逻辑单（逻辑单 元阵列），可重复编程器件。属于大规模、元阵列），可重复编程器件。属于大规模、 高密度高密度PLD。其集成度可达百万门以上。其集成度可达百万门以上。FPGA可编程互连资源可编程互连资源 IRIR输入输出模块输入输出模块I/OBI/OB可编程逻辑模块可编程逻辑模块CLBCLB2022-5-8CLBIOBIOBIOBIOBIOBIOBIOBIOB

15、IOBIOBIOBIOBCLBCLBCLBCLBCLB可编程输入输出块可组态逻辑块可编程互连资源PI2022-5-8可以设置为输入可以设置为输入/ /输出；输出；输入时可设置为：同步（经触发器）输入时可设置为：同步（经触发器） 异步（不经触发器）异步（不经触发器）输入输出模块输入输出模块I/OBI/OB2022-5-8可编程逻辑模块可编程逻辑模块CLBCLB本身包含了组合电路和触发器，可构成小的时序电路本身包含了组合电路和触发器，可构成小的时序电路将许多将许多CLB组合起来，可形成大系统组合起来，可形成大系统2022-5-8组合逻辑电路的组合逻辑电路的3 3种不同的组态种不同的组态 这种通用的

16、模块由这种通用的模块由N N沟道沟道MOSMOS管和管和CMOSCMOS反相器组成，输出反相器组成，输出与输入间的函数关系由编程控制信号决定。与输入间的函数关系由编程控制信号决定。2022-5-8将将编程控制信号编程控制信号与与函数对应关系函数对应关系列成函数表，在编程过程中通列成函数表，在编程过程中通过过查表查表即可找出所需的编程数据。即可找出所需的编程数据。图中图中NMOS管构成通用管构成通用逻辑模块。逻辑模块。A、B是两个是两个输入变量，输入变量，F为输出逻辑为输出逻辑函数，函数，C0、 C1、 C2、 C3是编程控制信号，它是编程控制信号，它们接们接NMOS管的漏极。管的漏极。2022

17、-5-8查找表（查找表（LUT）就是一个有）就是一个有N根，一般是根，一般是4根地址线的根地址线的16x1的的RAM存储器。存储器。（存储容量取决于输入数量，（存储容量取决于输入数量，N个输入的逻辑函个输入的逻辑函数，需要数，需要2N容量的容量的SRAM来实现。来实现。）工作原理：工作原理：当用户通过原理图或当用户通过原理图或HDL 语言描述了一个语言描述了一个4输入输入的逻辑电路后，的逻辑电路后，EDA软件就会按设计要求软件就会按设计要求自动计算自动计算逻辑电路的逻辑电路的所有可能的结果，所有可能的结果，并把该结果事先写入这个并把该结果事先写入这个RAM存储器存储器。这样，。这样，当输入变量

18、作为当输入变量作为RAM的地址信号输入时，预期的结果（输出逻的地址信号输入时，预期的结果（输出逻辑函数）就作为辑函数）就作为RAM的存储数据输出了。的存储数据输出了。（查找表存储组合逻查找表存储组合逻辑值辑值）2022-5-8例：一个例：一个4 4输入与门组合逻辑函数输入与门组合逻辑函数2022-5-8CLBCLB中的存储电路中的存储电路2022-5-8可编程互连资源可编程互连资源 IRIR2022-5-8uCPLD/FPGA是是80年代初期开始发展起来的一种数字电子年代初期开始发展起来的一种数字电子器件开发与设计技术，是目前电子设计领域中器件开发与设计技术，是目前电子设计领域中最具活力和发最

19、具活力和发展前途展前途的一项技术。的一项技术。uCPLD/FPGA内部具有大量组成数字电路的最小单元内部具有大量组成数字电路的最小单元门电路，而这些门电路门电路，而这些门电路并没有固定怎样连接并没有固定怎样连接，门电路的连接，门电路的连接可可通过编程通过编程的方法加以的方法加以设计设计，同时输入，同时输入/输出脚的连接可自己输出脚的连接可自己设置，故这种电路给我们带来了极大的方便。设置，故这种电路给我们带来了极大的方便。复杂可编程逻辑器件复杂可编程逻辑器件CPLD/FPGACPLD/FPGA特点特点2022-5-8uCPLDCPLD集成度相对小一点，多用于集成度相对小一点，多用于2 2万门万门

20、规模规模以下以下的设计，的设计，适适合实现较复杂的组合逻辑合实现较复杂的组合逻辑，如编、译码设计。，如编、译码设计。uFPGAFPGA，集成度较高，内部触发器多，多用于，集成度较高，内部触发器多，多用于1 1万门以上万门以上的大的大规模系统设计，规模系统设计，适合做复杂的时序逻辑设计适合做复杂的时序逻辑设计，如数字信号处理，如数字信号处理和各种算法。和各种算法。 目前目前FPGA的单片集成度已超过的单片集成度已超过1千万门，可以在这种高集成千万门，可以在这种高集成度的度的FPGA芯片上设计芯片上设计CPU/DSP。FPGAFPGA与与CPLDCPLD的区别的区别2022-5-8编程技术与数据易

21、失性编程技术与数据易失性通常通常FPGAFPGA采用采用SRAMSRAM进行功能配置，可以重复编程，但进行功能配置，可以重复编程，但系统掉电后，系统掉电后，SRAMSRAM中的数据丢失。因此，需在中的数据丢失。因此，需在FPGAFPGA外外加加EPROMEPROM，将配置数据写入其中，系统每次上电自动将，将配置数据写入其中，系统每次上电自动将数据引入数据引入SRAMSRAM中。中。而一般而一般CPLDCPLD器件采用器件采用EEPROMEEPROM存储技术，可重复编程，存储技术，可重复编程，且系统掉电后，且系统掉电后，EEPROMEEPROM中的数据不会丢失，适于数据中的数据不会丢失，适于数据

22、的保密。的保密。2022-5-8ProviderProductDescriptionEDA ToolAlteraCPLD：MAX； FPGA：FLEX ， APEX，Cyclone，Stratix One of the 3 biggest PLD providers in the world.Reprogrammable PLDMAX+PLUS （第（第三代），三代）， Quartus （第四代）（第四代）Xilinx赛灵思CPLD：CoolRunner，XC9500；FPGA：XC4000 ，Virtex，SpartanOne of the 3 biggest PLD providers in the world. The inventer of FPGA.Reprogrammable PLDFoundation（早期早期的开发工具的开发工具 ），ISELattice莱迪思高密度高密度PLD：ispLSI，ispMACH； 低密度低密度PLD：ispGAL/PAL， ispGDX，ispGDSOne of the 3 biggest PLD providers in the world. The inventer of ISP technology, GAL.ispDesignEXPERT，ispLEVER（2002年年新推出）新推出） ActeleX，MX，SX/SX-A T