chapter3_part1集成电路制造

1、2022-5-61版图设计师培训版图设计师培训第第3 3章章 版图设计版图设计CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-62第三章第三章 版图设计版图设计3.13.23.33.43.5 3.6CMOS VLSI制造工艺简介晶体管版图简介分层和连接工艺设计规则纵向连接图通用设计步骤CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-63版图的层版图的层contactdiffmetal1metal2ndiffpdiffnwellpolyviaCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022

2、-5-64版图的层版图的层contactdiffmetal1metal2ndiffpdiffnwellpolyviaCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-65内容内容3.1.硅工艺概述及硅工艺概述及CMOS工艺流程工艺流程3.2.材料生长与淀积材料生长与淀积3.3.刻蚀刻蚀3.4.设计规则设计规则CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-663.1硅工艺概述及硅工艺概述及CMOS工艺流程工艺流程硅晶圆硅晶圆确定晶体管的基底区域确定晶体管的基底区域形成并绘制多晶硅栅的图案形成并绘制多晶硅栅的图案确定有源区

3、确定有源区为接触孔开孔为接触孔开孔确定互连层确定互连层用钝化层覆盖芯片用钝化层覆盖芯片为连线绑定形成钝化层开孔为连线绑定形成钝化层开孔CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-67单晶硅的生长晶体生长是把半导体级硅的多晶块转换成一块大的单晶硅。把多晶转变成一个大单晶，给与正确的定向和适量的P型或者N型掺杂，称为单晶硅的生长。85%的单晶是CZ法生产出来的.直拉法（CZ 法）CZ 拉单晶炉掺杂杂质控制CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-68单晶硅的生长籽晶熔融多晶硅热屏蔽水套单晶硅石英坩锅碳加热部件单晶

4、拉伸与转动机械坩坩埚埚籽籽晶晶单单晶晶CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-69单晶硅的生长为了在最后得到所需电阻率的晶体，掺杂材料被加到为了在最后得到所需电阻率的晶体，掺杂材料被加到拉单晶炉的熔体中拉单晶炉的熔体中，晶体生长中最常用的掺杂杂质是，晶体生长中最常用的掺杂杂质是生产生产p型硅的三价硼或者生产型硅的三价硼或者生产n型硅的五价磷。硅中的型硅的五价磷。硅中的掺杂浓度范围可以用字母和上标来表示，如下表所示掺杂浓度范围可以用字母和上标来表示，如下表所示CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-610

5、Wafer制备过程制备过程晶体生长整形切片磨片抛光倒角清洗检查包装videoCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-611WaferCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-612硅工艺概述及硅工艺概述及CMOS工艺流程工艺流程Silicon wafer showing die sites.YieldRETURNCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3.2工艺流程工艺流程3.2.1标准双极工艺标准双极工艺特征：以牺牲特征：以牺牲PNP晶体管性能的代价来优晶体管性能的代价来

6、优化化NPN晶体管。晶体管。原因：原因：NPN是电子导电，是电子导电，PNP是空穴导电是空穴导电的。空穴的迁移率的。空穴的迁移率电子的迁移率，不仅减电子的迁移率，不仅减小了小了PNP的的 值，而且降低了开关速度。值，而且降低了开关速度。标准双极工艺采用结隔离标准双极工艺采用结隔离(JI)以阻止相同以阻止相同衬底上器件间不希望出现的电流流动。器衬底上器件间不希望出现的电流流动。器件位于淀积在轻掺杂件位于淀积在轻掺杂P型衬底上的轻掺杂型衬底上的轻掺杂N型外延层中。型外延层中。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电

7、学院ASIC中心中心制造顺序制造顺序由由8个掩模操作组成个掩模操作组成初始材料：轻掺杂的初始材料：轻掺杂的(111)晶向晶向P型衬底。型衬底。使用使用(111)硅有助于抑制标准双极工艺固有硅有助于抑制标准双极工艺固有的寄生的寄生PMOS管。管。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心N型埋层型埋层1.生长薄氧化层；生长薄氧化层；2.涂光刻胶；涂光刻胶；3.用用NBL掩膜掩膜板；板；4.在刻蚀窗口用离子注入或热淀积法使在刻蚀窗口用离子注入或热淀积法使N型杂型杂质质(As,Sb)进入晶片，形成进入晶片，形成N埋层。埋层。5.退火；目的：退火；目的：1.退火修复晶格损

8、伤；退火修复晶格损伤；2.在硅在硅表面生长少量具有轻微不连续型的氧化层。表面生长少量具有轻微不连续型的氧化层。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心外延生长外延生长 首先要去除晶片上的氧化层，再生长首先要去除晶片上的氧化层，再生长10-25um的轻掺杂的轻掺杂N型外延层。外延时，表面不型外延层。外延时，表面不连续性将以约连续性将以约45度的角度向上传递。外延结度的角度向上传递。外延结束后，束后，NBL阴影将横向平移长约外延层厚度阴影将横向平移长约外延层厚度的距离。的距离。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心隔离扩散隔离扩散1

9、.氧化晶片；涂光刻胶；氧化晶片；涂光刻胶；2.通过精准确定偏移量修正图形平移使掩模板与通过精准确定偏移量修正图形平移使掩模板与NBL阴影对齐。阴影对齐。3.淀积高浓度的硼淀积高浓度的硼4.高温退火，使隔离扩散向下移动高温退火，使隔离扩散向下移动CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心深深N+扩散扩散(提供到提供到NBL的低阻连接的低阻连接)1.涂光刻胶，采用深涂光刻胶，采用深N+掩膜；掩膜；2.高浓度磷淀积后高温退火形成深高浓度磷淀积后高温退火形成深N+阱；阱； 深深N+退火后，深退火后，深N+扩散和隔离扩散都达到扩散和隔离扩散都达到最终结深。隔离岛已彻底形成。

10、最终结深。隔离岛已彻底形成。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心基区注入基区注入1.涂光刻胶，采用基区掩模板；涂光刻胶，采用基区掩模板；2.氧化刻蚀出窗口，注入低浓度硼氧化刻蚀出窗口，注入低浓度硼(B)使使N型外延层反型，形型外延层反型，形成成NPN晶体管的基区。晶体管的基区。3.高温退火修复注入损伤并确定基区结深。高温退火修复注入损伤并确定基区结深。 为提高表面掺杂浓度还可以对隔离区进行基区注入，这种为提高表面掺杂浓度还可以对隔离区进行基区注入，这种工艺称为隔离区上基区工艺称为隔离区上基区(BOI)。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院

11、ASIC中心中心发射区扩散发射区扩散1.涂光刻胶，用发射区掩模板；涂光刻胶，用发射区掩模板；2.在形成在形成NPN管发射区和要制作管发射区和要制作N型外延层或深型外延层或深N+扩扩散欧姆接触的区域刻蚀氧化层露出硅表面。散欧姆接触的区域刻蚀氧化层露出硅表面。3.高浓度磷淀积形成发射区（常用高浓度磷淀积形成发射区（常用POCl3作扩散源）；作扩散源）；CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心接触接触(形成金属连线和保护层形成金属连线和保护层) 在晶体表面涂光刻胶，使用接触掩模板光在晶体表面涂光刻胶，使用接触掩模板光刻，露出硅表面，称为刻，露出硅表面，称为OR接触接触

12、(去除氧化去除氧化物物)。金属化金属化 在整个晶片上蒸发或溅射一铜铝合金层在整个晶片上蒸发或溅射一铜铝合金层(包包含含2%的硅以抑制发射区穿通，包含的硅以抑制发射区穿通，包含0.5%的的铜以改善电迁移特性铜以改善电迁移特性) 标准双极工艺为降低标准双极工艺为降低互联线阻抗和防止电迁移发生会使用相对互联线阻抗和防止电迁移发生会使用相对较厚的金属化层，通常为至少较厚的金属化层，通常为至少1.0um。金属。金属化后的晶片使用金属掩膜版光刻，形成互化后的晶片使用金属掩膜版光刻，形成互联系统。联系统。 CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心覆盖保护层覆盖保护层1.在整个

13、晶片上淀积一层厚的保护层在整个晶片上淀积一层厚的保护层(PO),氮化物保护膜提供氮化物保护膜提供优良的机械和化学保护。有的工艺在氮化层下面使用掺杂优良的机械和化学保护。有的工艺在氮化层下面使用掺杂的磷硅玻璃层的磷硅玻璃层(PSG)或直接替代氮化层。或直接替代氮化层。2. 涂光刻胶，并用涂光刻胶，并用PO掩膜版刻出图形。掩膜版刻出图形。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心24CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心25CMOSCMOS集成电路是目前应用最为广泛的一种集集成电路是目前应用最为广泛的一种集成电路，约占集成电路总数的成

14、电路，约占集成电路总数的95%95%以上。以上。CMOSCMOS工艺技术是当代工艺技术是当代VLSIVLSI工艺的主流工艺技工艺的主流工艺技术，它是在术，它是在PMOSPMOS与与NMOSNMOS工艺基础上发展起来工艺基础上发展起来的。的。其特点是将其特点是将NMOSNMOS器件与器件与PMOSPMOS器件同时制器件同时制作在同一硅衬底上。作在同一硅衬底上。 CMOSCMOS工艺技术一般可分为三类，即工艺技术一般可分为三类，即 P P阱阱CMOSCMOS工艺工艺 N N阱阱CMOSCMOS工艺工艺 双阱双阱CMOSCMOS工艺工艺3.2.2CMOS工艺工艺CMOS集成电路版图集成电路版图西安邮

15、电学院西安邮电学院ASIC中心中心261.P阱阱CMOS工艺工艺 P P阱阱CMOSCMOS工艺工艺以以N型单晶硅为衬底，型单晶硅为衬底，在其上制作在其上制作P阱。阱。NMOS管做在管做在P阱内，阱内，PMOS管做在管做在N型衬底上。型衬底上。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心27P阱阱CMOS工艺工艺 电连接时，电连接时，P P阱接最负电位，阱接最负电位，N N衬底接最正衬底接最正电位，通过反向偏置的电位，通过反向偏置的PNPN结实现结实现PMOSPMOS器件和器件和NMOSNMOS器件之间的器件之间的相互隔离相互隔离。P P阱阱CMOSCMOS芯片剖芯

16、片剖面示意图面示意图见下图。见下图。 CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心28由于由于氧化层中正电荷的作用氧化层中正电荷的作用以及以及负的负的金属金属(铝铝)栅栅与衬底的与衬底的功函数差功函数差，使得使得在没有沟道离子注入技在没有沟道离子注入技术的条件下，术的条件下，制备低阈值电压制备低阈值电压(绝对值绝对值)的的PMOS器器件和增强型件和增强型NMOS器件相当困难。器件相当困难。于是，采用于是，采用轻轻掺杂的掺杂的n型衬底制备型衬底制备PMOS器件器件，采用，采用较高掺杂浓较高掺杂浓度度扩散扩散的的p阱做阱做NMOS器件器件（使阈值电压从负变正，（使阈值电

17、压从负变正，因为高的表面态会使因为高的表面态会使NMOS的阈值电压为负），的阈值电压为负），在当时在当时成为最佳的工艺组合。成为最佳的工艺组合。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心29N阱阱CMOS芯片剖面示意图芯片剖面示意图2.N阱阱CMOS工艺工艺CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心30 NN阱阱CMOSCMOS正好和正好和P P阱阱CMOSCMOS工艺相工艺相反反，它是在它是在P型衬底上形成型衬底上形成N阱。因为阱。因为N沟道器件是在沟道器件是在P型衬底上制成的，型衬底上制成的，这种这种方法与标准的方法与标准的NN沟

18、道沟道MOS(NMOS)MOS(NMOS)的工的工艺是兼容的。艺是兼容的。在这种情况下，在这种情况下，NN阱中和阱中和了了P P型衬底型衬底， P沟道沟道MOS管会受到过渡管会受到过渡掺杂的影响。掺杂的影响。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心31N阱阱CMOS工艺工艺 早期的早期的CMOS工艺的工艺的N阱工艺和阱工艺和P阱工阱工艺两者并存发展。但由于艺两者并存发展。但由于NN阱阱CMOSCMOS中中NMOSNMOS管直接在管直接在P P型硅衬底上制作型硅衬底上制作，有利，有利于发挥于发挥NMOS器件高速的特点，因此成为器件高速的特点，因此成为常用工艺常用工

19、艺 。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心323.3.双阱双阱CMOS工艺工艺 随着工艺的不断进步，集成电路随着工艺的不断进步，集成电路的的线条尺寸不断缩小线条尺寸不断缩小，传统的单阱，传统的单阱工艺有时已不满足要求，双阱工艺工艺有时已不满足要求，双阱工艺应运而生。应运而生。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS工艺流程工艺流程(以以N阱阱CMOS为例为例)CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心反相器版图反相器版

20、图CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心清洁硅表面清洁硅表面有利于生长有利于生长SiO2CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2.生长生长P外延层外延层CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心3 初始氧化初始氧化(一次氧化一次氧化)目的：在已经清洗洁净的目的：在已经清洗洁净的N型硅表面上生长一层二型硅表面上生长一层二氧化硅，作为氧化硅，作为N型衬底（型衬底（N阱）掺杂的屏蔽层。阱）掺杂的屏蔽层。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心4. 放置掩膜版。放置掩膜版。

21、第一次光刻淹没版，其图形是所有需要制作第一次光刻淹没版，其图形是所有需要制作N阱和相关阱和相关N-区域的图形。区域的图形。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心5. 曝光曝光CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心6. 利用无机溶液如硫酸或干式臭氧利用无机溶液如硫酸或干式臭氧(O3)烧除法将烧除法将光刻胶去除。光刻胶去除。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心7.N阱离子注入阱离子注入利用离子注入的技术，将磷打入晶圆中，形成利用离子注入的技术，将磷打入晶圆中，形成N阱阱CMOS集成电路版图集成电

22、路版图西安邮电学院西安邮电学院ASIC中心中心8.去除光刻胶去除光刻胶CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心9.退火和杂志再分布退火和杂志再分布将离子注入后的硅片去除表面的光刻胶并清洗干净，在氮气环境将离子注入后的硅片去除表面的光刻胶并清洗干净，在氮气环境(中性环境中性环境)下退火，恢复被离子注入损伤的硅晶格。退火完成后，下退火，恢复被离子注入损伤的硅晶格。退火完成后，在高温下进行杂志再分布，目的是形成所需的在高温下进行杂志再分布，目的是形成所需的N阱结深。阱结深。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心10.低氧生长。低氧生长

23、。通过热氧化在平整的硅表面生长一层均匀的氧化层。目的是作为硅与氧化硅通过热氧化在平整的硅表面生长一层均匀的氧化层。目的是作为硅与氧化硅的缓冲层，因为下一步工艺是淀积氮化硅，如果直接将氮化硅淀积在硅表面的缓冲层，因为下一步工艺是淀积氮化硅，如果直接将氮化硅淀积在硅表面，虽然对屏蔽场氧化效果是一样的，但由于氮化硅与硅的晶格不匹配，将硅，虽然对屏蔽场氧化效果是一样的，但由于氮化硅与硅的晶格不匹配，将硅表面引入晶格缺陷，所以生长一层底氧将起到缓冲作用。以后底氧去除后，表面引入晶格缺陷，所以生长一层底氧将起到缓冲作用。以后底氧去除后，硅表面仍保持较好的界面状态硅表面仍保持较好的界面状态。CMOS集成电路

24、版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心11.淀积氮化硅并刻蚀场区淀积氮化硅并刻蚀场区淀积氮化硅：采用淀积氮化硅：采用CVD技术在底氧上淀积一层氮化技术在底氧上淀积一层氮化硅薄膜硅薄膜光刻有源区、刻蚀氮化硅：采用等离子体干法刻蚀光刻有源区、刻蚀氮化硅：采用等离子体干法刻蚀技术，在有源区保留氮化硅，在场区去除氮化硅。技术，在有源区保留氮化硅，在场区去除氮化硅。有源区：指将来要做晶体管、掺杂和接触电极等的有源区：指将来要做晶体管、掺杂和接触电极等的 区域；区域；场区：是芯片上有源区之外的所有区域，场区的氧场区：是芯片上有源区之外的所有区域，场区的氧化层厚度远大于有源区的氧化层厚度。

25、化层厚度远大于有源区的氧化层厚度。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心淀积氮化硅淀积氮化硅CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心涂光刻胶涂光刻胶CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心掩膜掩膜CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心曝光曝光CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心显影显影CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心刻蚀氮化硅刻蚀氮化硅CMOS集成电路版图集成电路版图西安邮电学院西安邮电学

26、院ASIC中心中心去除光刻胶去除光刻胶CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心场氧化：对硅片进行高温热氧化，生长大约场氧化：对硅片进行高温热氧化，生长大约1.2um厚度的厚度的场氧化层。因为氮化硅保护，所以在有源区不会生长氧化层，场氧化层。因为氮化硅保护，所以在有源区不会生长氧化层，仅在场区生长了所需的厚氧化层仅在场区生长了所需的厚氧化层。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心去除氮化硅、栅氧化去除氮化硅、栅氧化:采用干法刻蚀技术将硅片表采用干法刻蚀技术将硅片表面的氮化硅层全部去除，并将底氧化层也去除。面的氮化硅层全部去除，并将

27、底氧化层也去除。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心在清洗以后进行栅氧化，生长一层高质量的氧化层在清洗以后进行栅氧化，生长一层高质量的氧化层。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心淀积多晶硅：利用淀积多晶硅：利用CVD技术淀积多晶硅薄膜技术淀积多晶硅薄膜CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心淀积掩膜层淀积掩膜层CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心涂光刻胶涂光刻胶CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心曝光曝光CMOS集成电路

28、版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心刻蚀多晶硅图形：利用干法刻蚀技术刻蚀多晶硅刻蚀多晶硅图形：利用干法刻蚀技术刻蚀多晶硅CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心去除光刻胶去除光刻胶CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心离子注入形成离子注入形成PMOS的源漏区的源漏区利用光刻技术形成利用光刻技术形成PMOS源极及漏极区源极及漏极区域的屏蔽之后，再利用离子注入技术将硼域的屏蔽之后，再利用离子注入技术将硼元素注入源极及漏极区域，而后将晶圆表元素

29、注入源极及漏极区域，而后将晶圆表面的光刻胶去除。面的光刻胶去除。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心涂光刻胶涂光刻胶CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心放置掩膜板放置掩膜板CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心显影显影CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心注入磷离子注入磷离子CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电

30、学院西安邮电学院ASIC中心中心离子注入形成离子注入形成NMOS源漏区源漏区涂光刻胶后，利用光刻技术形成涂光刻胶后，利用光刻技术形成NMOS源极与漏极区域的屏蔽，再利用离子注入源极与漏极区域的屏蔽，再利用离子注入技术将磷元素注入源极与漏极区域，而后技术将磷元素注入源极与漏极区域，而后将晶圆表面的光刻胶去除。将晶圆表面的光刻胶去除。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电

31、学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心利用退火技术，将经离子注入过的漏极和源极进行扩散处理利用退火技术，将经离子注入过的漏极和源极进行扩散处理CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心加入硼磷杂质的二氧化硅有较低的溶点，硼磷氧化层加热到摄氏加入硼磷杂质的二氧化硅有较低的溶点，硼磷氧化层加热到摄氏800度时度时会有软化流动的特性，可以利用来进行晶圆表面初级平坦化，以利后续

32、光会有软化流动的特性，可以利用来进行晶圆表面初级平坦化，以利后续光刻工艺条件的控制。刻工艺条件的控制。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心接触孔的形成接触孔的形成涂光刻胶，利用光科技术形成第一层接涂光刻胶，利用光科技术形成第一层接触金属孔的屏蔽。再利用活性离子刻蚀技触金属孔的屏蔽。再利用活性离子刻蚀技术刻蚀出接触孔。术刻蚀出接触孔。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电

33、路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心采用金属填充通孔采用金属填充通孔CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心定义出第一层金属的图形定义出第一层金属的图形淀积第一层金属并完成第一层技术引线淀积第一层金属并完成第一层技术引线的光刻和刻蚀。通过溅射的方法在硅表面的光刻和刻蚀。通过溅射的方法在硅表面淀积一层金属，作为第一层金属引线材料。淀积一层金属，作为第一层金属引线材料。然后采用第一层金属掩膜板进行光刻，通然后采用第一层金属掩膜板进行光刻，通过干法刻蚀技术完成第一层金属引线的

34、刻过干法刻蚀技术完成第一层金属引线的刻蚀，从而获得第一层金属引线图形。蚀，从而获得第一层金属引线图形。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心通过溅射的方法在硅表面淀积一层金属，作为第一层金属引线通过溅射的方法在硅表面淀积一层金属，作为第一层金属引线材料。材料。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心涂光刻胶涂光刻胶CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心放置掩膜板放置掩膜板CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心曝光曝光CMOS集成电路版图集成电路版图西安邮电学院西

35、安邮电学院ASIC中心中心显影显影CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心淀积一层介电层在晶圆上淀积一层介电层在晶圆上CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心第二层金属光刻与刻蚀类似于第一层金第二层金属光刻与刻蚀类似于第一层金属光刻与刻蚀的方法。属光刻与刻蚀的方法。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心利用光刻技术及活性离子刻蚀技术制作利用光刻技术及活性离

36、子刻蚀技术制作通孔通孔(Via),作为两金属层之间连接的孔道，作为两金属层之间连接的孔道，之后去掉光刻胶。之后去掉光刻胶。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心Metal2的形成的形成沉积第二层金属膜在晶圆上，利用光刻技沉积第二层金属膜在晶圆上，利用光刻技术制作出第二层金属的屏蔽，接着刻蚀出术制作出第二层金属的屏蔽，接着刻蚀出第二层金属连接结构。第二层金属连接结构。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-698多晶硅、金属层和钨塞的显微照片多晶硅金属层钨塞Mag. 17,000 XCMOS集成电路版图集成电路版图西

37、安邮电学院西安邮电学院ASIC中心中心2022-5-699互连层互连层CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-6100用钝化层覆盖芯片用钝化层覆盖芯片 在所有的金属层形成之后，随后生长顶层氮化硅。在所有的金属层形成之后，随后生长顶层氮化硅。这一层氮化硅称为钝化层。其目的是保护芯片免这一层氮化硅称为钝化层。其目的是保护芯片免受潮气、划伤以及沾污的影响。利用压焊块掩膜受潮气、划伤以及沾污的影响。利用压焊块掩膜刻蚀出压焊块，实现芯片与外界的电连接。刻蚀出压焊块，实现芯片与外界的电连接。Bonding pad structure.CMOS集成电路版图集成电

38、路版图西安邮电学院西安邮电学院ASIC中心中心3.2.3 BiCMOS工艺工艺20世纪世纪80年代初，用户提出了在普通衬底上年代初，用户提出了在普通衬底上兼有模拟和数字系统的混合信号电路的要求。兼有模拟和数字系统的混合信号电路的要求。典型的混合信号集成电路包含典型的混合信号集成电路包含90%95%的的数字电路和数字电路和5%10%的模拟电路。的模拟电路。CMOS逻辑的封装密度比双极逻辑大，功耗逻辑的封装密度比双极逻辑大，功耗小。小。BiCOMS工艺基于工艺基于CMOS工艺流程，增加了工艺流程，增加了双极晶体管、高薄层多晶硅电阻及其他特殊双极晶体管、高薄层多晶硅电阻及其他特殊器件。器件。CMOS

39、集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心本质特征本质特征BiCMOS工艺比较复杂，至少需要工艺比较复杂，至少需要15块掩膜块掩膜版，特殊情况甚至高达版，特殊情况甚至高达30块。块。典型的典型的BiCOMS工艺为标准的工艺为标准的CMOS流程，流程，并增加了少量步骤用于构造合适的双极型晶并增加了少量步骤用于构造合适的双极型晶体管。体管。缺点：增加了芯片的成本，延长了制造时间，缺点：增加了芯片的成本，延长了制造时间，降低了工艺产量降低了工艺产量优点：具有更高性能的模拟电路，需要更少优点：具有更高性能的模拟电路，需要更少的设计精力和更快的设计周期。的设计精力和更快的设计周期。

40、CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心典型典型BiCMOS工艺与工艺与N阱阱CMOS工艺大致相工艺大致相同，但增加了同，但增加了3个掩膜步骤：个掩膜步骤：NBL、深、深N+和和基区。基区。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心增加增加NBL优点：优点：1.NBL极大的减小了极大的减小了NPN晶体管的集电极电阻晶体管的集电极电阻(主要寄生元件之一主要寄生元件之一)；2.提供了更高的提供了更高的NPN晶体管工作电压；晶体管工作电压；3.有有抑制衬底寄生抑制衬底寄生PNP管的作用。管的作用。深深N+区区 作为工艺扩展；作为工艺扩展；

41、基区扩散：决定了基区扩散：决定了NPN管的增益、击穿电管的增益、击穿电压和厄尔利电压。压和厄尔利电压。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心制造顺序制造顺序初始材料初始材料选择偏离晶轴一定角度切割的选择偏离晶轴一定角度切割的P+(100)衬底以衬底以减小版图失真。减小版图失真。增加一次外延淀积增加一次外延淀积(用于用于NBL与与p+衬底结合衬底结合)，如果没有这一步，如果没有这一步，NBL会直接与衬底接触形会直接与衬底接触形成击穿电压很低的成击穿电压很低的N+/P+结，轻掺杂约结，轻掺杂约20um厚的厚的P型外延层。型外延层。外延层的厚度有三个因素决定：下层衬

42、底的外延层的厚度有三个因素决定：下层衬底的向上扩散，向上扩散，NBL的向下扩散，及承受最大预的向下扩散，及承受最大预期工作电压所需的耗尽区宽度。期工作电压所需的耗尽区宽度。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心N型埋层型埋层热氧化生成薄氧化层，采用热氧化生成薄氧化层，采用N型埋层型埋层(NBL)掩膜对该氧化层进行光刻；掩膜对该氧化层进行光刻；注入注入N型杂质砷或锑，短暂退火；型杂质砷或锑，短暂退火； CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心外延生长外延生长进行二次进行二次P型外延层淀积。表面不连续性将型外延层淀积。表面不连续性将通过外延层沿晶片与晶轴成通过外延层沿晶片与晶轴成45度的方向向上度的方向向上传递。传递。CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心N阱扩散和深阱扩散和深N+区区 1. 涂光刻胶，用涂光刻胶，用N阱掩膜版光刻，注入磷，退阱掩膜版光刻，注入磷，退火，形成阱区扩散，在阱与火，形成阱区扩散，在阱与NBL相接前停止退相接前停止退火。火。2. 注入高浓度磷，做注入高浓度磷，做N+淀积。继续