北理工数电仿真试验

1、本科实验报告实验名称：一、QuartusII9.1软件的使用二、模十状态机与7段译码器显示三、数字钟的设计与仿真课程名称：数电仿真实验实验时间：任课教师：实验地点：实验教师：实验类型：，原理验证口综合设计口自主创新学生姓名：学号/班级：组号：学院：同组搭档：专业：成绩：信息与电子学院IGHO0LOFINFORMATIONAMDELECTHMIG4实验一QuartusII9.1软件的使用一、实验目的：一、通过实现书上的例子，掌握QUARTUSII9.1软件的使用；QUARTUSII9.1软件二、编程实现3-8译码电路以掌握VerilogHDL语言组合逻辑的设计以及的使用。二、实验步骤：1、程序；

2、moduleex4(inputclk,load,en,input3:0qin,outputreg7:0seg);reg3:0qout;always(posedgeclkorposedgeload)beginif(load)qout<=qin;elseif(en)if(qout=4'b1001)qout<=4'b0000;elseqout<=qout+1;elseqout<=qout;endalways(qout)begincase(qout)0:seg<=7'b10000001:seg<=7'b11110012:seg<

3、=7'b01001003:seg<=7'b01100004:seg<=7'b00110015:seg<=7'b00100106:seg<=7'b00000107:seg<=7'b11110008:seg<=7'b00000009:seg<=7'b0010000default:seg<=7'b0001000;endcaseendendmodule2、功能图3、操作步骤(1)、建立VerilogHDL文件先建立一个工作目录文件，创建一个新项目并对项目命名：NewProjectWi

4、zard:Directory,NamerTop-LevelEntity|pa.ge1of5Whaii$ihewkinfldreciwlorthispretKi?l:quaitu5Xqyarlu$Whaib$Ihenameerfthisprojecil?Whfll时Diename&thelopdtevddesignsntiylorBhusprqjcdlTfenameincasescnriliYEandmuUuxm®殖语匕hIheentiynameinthed»gnfile.U程EnishngPiojBctSettrigs.对参数设置NewProjectWizard:F

5、*nnltyfleOevlce,SttlIniQ-tpdQUa司4412上3211111113.3GRUCC仁仁C口CC匚FIP户ppp户PF尸FIPFrLEEEEEEEEE1(1il六moxi4COU4000MOO4000wooannin1.hj'43i密三s三三jfiti,1黑常裔蔻RilJiEJill-MIJHTldfw-ldd«vtc.«VMAFil113I'ArgMl1hCH-CEimpiJdilBarhEhownAvadiabiHdwvc-hitrNinriiF1CyrJcj*.r-JWLfeAQATjwohhI'rfanwKECAU口d

6、avioHx«*Hct*dWH-hmFrifi.rE£pad!cdaviEHHl*e4-dn'Aviari«bi«dwni”ilkPm«HJFFh"1SfmkkJy«otio|Anj5a«一"hewMdwancMdl-davicAELHwdCnppCD-mpriib4*onlyA-&#ab4edeE£st-JiamaCor-n+|UEx1M«moi1PLL1a点击Finish完成创建:(2)、新建文件：点击File>New,弹出对话框后选择VerilogHDLFi

7、le,然后进行编写代码。对VerilogHDLFile编译：从菜单栏中选择ProcessingStartStartAnalysis&Synthesis,选取菜单中ProcessingStartCompilation进行全编译。运行没有问题后点击File中New弹出对话中！后选择VectorWaveformFile,12.575rttj*|FWtt.T1.3r4InWv现零75肘在空白处右键选择Insert选择InsertNodeorbusInsertNodeorBusName:Type：Valuetype:Radix：Buswidth:Startindex:Displaygraycod

8、ecount3Mbinarycount点击NodeFinder在Filter中选择如下选项，点击List，点击全选NodeFindert|Ftet,的料挈零|»fi4，|Eirilmxv|_|*InductsubeFititiHodc±JAturawh*间amtIAsnrrwWi*由小UrdEEQiedhEUnusgralUW44WI2mUfu空iiwd*oHD|Unufigpffd©"1UntafignKlUwidh*引Um整6cdUraMgr4d*<¥>«UrwsQed心5褶口UiMin？wd证印UriasscdMUI

9、Ur4c*«pi«d*幽小IUrwgndUrdssQ«dM和gPIUr4CHgnfld2划3川HrW>MWtf1N-anwdpLwAKTKTFcumI由-dg.晅41M*加*|>于可<L>kuWU。七啊训川3届帆山川5Z如M2|2阳蛔川3H如eg13*g(U。融如同*hH4h»iilFiUMJU=三三三K点击ok即可。设置时钟并在Qin中设置16进制，起始为7(3)、仿真点击Processing中的SimulatorTool,在mode中选择Functional进行功能仿真或者选择Timing进行时序仿真功能仿真：Simulato

10、rToola|'|L=JI-时序仿真:SimulAationoptions口Automaticaladdpirtstosimul-Mic«ioMtpui：wavefownsI-ChockmuitputgI-OveiwrilettfnuiationrupUtfM2thimujlalionifesuks!-GeneraJieSiorylActhrttyFile.I-Genwai®VCDFite:功能仿真结果:imuHationWaveformsSikult-ikdiikFunatiantlMadeiTmeBa12E咨ns1*IdPoinira触2smIrteiY-d.7

11、5.61rn)III0Qfixpax60.9ns90Qns10Q.(0nx120.pnxHQ.pusJ.6Q.Qnx130pgZ00.(0Hix-12.号也nt-rTrTTTTTTTJ-LrLrLTLrLrLrLrLrLrLrLrLrLnLrLrnnn-nywTOrYmTmgTYnTXRTYnrngrn?nTFY7?nn5TYnmgTxnm?nsCOCx3coe3clmEgEGOCTXT3Go时序仿真结果:£2flt4n河bf宿fEi专“G-EieetdjtImioML1267nrMaftTTareSaiT17nsIrriEdt-1151rrt5rsijJjPorter选做：3-8译

12、码器(1)设计思路随着时钟信号clk上升沿的到来，输入D2D1D0从000加到111,每个输入D2D1D0对应着一个输出Q7Q6Q5Q4Q3Q2Q1Q时应关系如真值表所示：输入输出D2D1D0Q7Q6Q5Q4Q3Q2Q1Q000000000001001000000100100000010001100001000100000100001010010000011001000000111100000003-8译码器真值表如果输入错误，则输出Q7Q6Q5Q4Q3Q2Q1Q0=111111°11(2)、程序moduleex38(inputclk,outputreg7:0Q)；reg2:0D;a

13、lways(posedgeclk)beginD<=D+1;endalways(D)begincase(D)0:Q<=8'b00000001;1:Q<=8'b00000010;2:Q<=8'b00000100;3:Q<=8'b00001000;4:Q<=8'b00010000;5:Q<=8'b00100000;6:Q<=8'b01000000;7:Q<=8'b10000000;default:Q<=8'b11111111;endcaseendendmodule(3)

14、实验步骤：建立新项目ex38,如以上实验操作，进行功能仿真与时序仿真功能仿真仿真结果时序仿真仿真结果rtionReportpJMcvceSa1VHiUfitara疝bUtarSu刊2中$«niA©rrvlfti0nCINIU»g«M«hP5Reporl目gvWxm白邛aFlbwSu运xSfiM悔MsiTiHeM12.73BhiddFwiff：118172mInkwit105加hiflat&SimulatorTool国叵*139T而mRefMftIIINrtkrhEwhnwry“JftingsHjlatorSummary5*iBrtg*J

15、nul莒ban*占imultftimCINItlMV曲3屿d.三、实验心得通过实验一的学习，我初步掌握了QUARTUSII9.1软件的使用方法，并尝试编程实现3-8译码电路以掌握VerilogHDL语言组合逻辑的设计，对QUARTUSII9.1软件的使用更加熟练。第一天的学习为后两次实验的进行奠定基础。实验二模十状态机与7段译码器显示一、实验目的：通过设计频率可选的模十状态机以及7段译码电路以进一步掌握VerilogHDL硬件描述语二、实验步骤：本设计有分频器、多路选择器、状态机和译码器。时钟输入作为分频器的输入，输出时钟分别为2分频、4分频、8分频和16分频；四个频率的时钟信号由4选1的多路

16、选择器选择其中之一作为状态机的时钟输入；使用选中的时钟频率作为输入驱动状态机按照以下的次序输出：0->2->5->6->1->9->4->8->7->3->0的顺序输出；使用此输出作为驱动输入到7段译码器的显示逻辑。1、设计思路(1)、时钟信号clk作为分频器的输入，分频器的设计思路为设计一个模十六计数器，cp0(Q0)输出即为二分频信号，cp1(Q1)输出即为四分频信号，cp2(Q2)输出即为八分频信号，cp3(Q3)输出即为十六分频信号。分频器的输出由4选1多路选择器的选择输入端select选择2分频、4分频、8分频和16分频其中

17、之一作为状态机的时钟输入，当select为0时，输出为二分频信号；为1时，输出为四分频信号；为2时，输出为八分频信号；为3时，输出为十六分频信号。(2)、reset为高有效，则若reset信号为1时，qout置为0,则now_state为0。若reset信号为0时，qout自加，并作为状态机的输入驱动，让状态机按照0->2->5->6->1->9->4->8->7->3->0的顺序输出。(3)、状态机按照0->2->5->6->1->9->4->8->7->3->0的顺序输出

18、，并使用此输出作为驱动输入到7段译码器的显示逻辑。2、实验代码：moduleex5(input1:0select,inputclk,reset,outputreg3:0cp,outputreg6:0seg,outputregfp,outputreg9:0now_state);reg3:0qout;always(posedgeclkorposedgereset)beginif(reset)cp<=0;elsecp<=cp+1;endalways(select)case(select)0:fp<=cp0;1:fp<=cp1;2:fp<=cp2;3:fp<=cp3

19、;default:fp<=0;endcasealways(posedgefporposedgereset)beginif(reset)qout<=0;elseif(qout=4'b1001)qout<=4'b0000;elseqout<=qout+1;endalways(qout)case(qout)0:now_state<=10'b0000000001;1: now_state<=10'b0000000100;2: now_state<=10'b0000100000;3: now_state<=10

20、9;b0001000000;4: now_state<=10'b0000000010;5: now_state<=10'b1000000000;6: now_state<=10'b0000010000;7: now_state<=10'b0100000000;8: now_state<=10'b0010000000;9: now_state<=10'b0000001000;default:now_state<=10'b1111111111;endcasealways(qout)case(qout)

21、0:seg<=7'b1000000;1: seg<=7'b0100100;2: seg<=7'b0010010;3: seg<=7'b0000010;4: seg<=7'b1111001;5: seg<=7'b0010000;6: seg<=7'b0011001;7: seg<=7'b0000000;8: seg<=7'b1111000;9: seg<=7'b0110000;default:seg<=7'b1111111;endcaseEnd

22、module(1)总体仿真结果:(2)JuvlwII-WwfVUwartMWtiuf同w/blnAn-f*3nnjkhwiRcpnftMnMdtenWnrlriHl|：BHotkiiMH%*/n5#«7SiMlutiMbMtoTHHUMmIhtwm一什12535f"值A事>Ju.lK*W*-t4o«rtiS*Ji1>HuWtaorCHria人MlLwgr5.|jUti-MgiK5UI*-E*M*01口-nii”MMS3-MRITW翔MM】rijnir*S必科(3)四分频结果其里包XTiTT二mq区:四EJ./LUJinruuujuuLQrnn/uuuL

23、rLrjvninrjirn/Lrrrnirr.nnirirj.riniiejiidjT-nrjTJ*bE痴电皿itf4M.菌甲.L<00bELS&M14fiAIE0BELfl*0KE迎fDfEHAKLx-lO4>M.*|l:II-I:II_LILJLITII1I!I：I!-3"：。Mkl£_L：M.七工丁Iri.jTUw；!IT：I；：ILI.：i：J!.：工！IL.工：H工山:kiE亡：1.1日：儿E.&Li；Il1.串LiEjmfliOMrtMsli-U/wiV'Qu4riMy4u*hn/b*VPrt-»5-rSMnjIil

24、laiHfpwt-mulkxiWwrtmMFhEd«Qrhxi«tTook旭阳,nr.n.nnr.n.nnr.n.nn.nnr.n.nnr.n.nnr.n.nnr.nnnr.n.nnr.n.inr.n.innnr.n.nnn.n,nnr.Ji.inn.n.nnn【我用中页注号刈近我国工电算M聆fWXC悔工®叼鼻1容U悝西G巨工何埠K?立不F拆nr即正辱三G工戏式后闪mrLnj"LnnrLrLnnnjrLnjrLrLnrLnnrLrLrLnnjnrLrLFLrmjnmEFPlBERtnb|0川I引升EllltflEtF4IIC川“L“KjjerHjjrtX

25、mjTwjCriii=：r："i'cr&T：:(4)八分频仿真结果我tgiliihII-IJAjinAiiuiEuh/rtiMiliH/livyxn!t|*HiruhlionZmiHImVMMHiHrmj田Ed-MrFrTgj,iXTrEE"Ir|nrtBURSnra91211mWIJJ»1CJJJn.E*j£lE9eR»pF,E4JBrH，pE-pe孙9T12F13-i.riniin.nnr.nnnnn.nn.nnn.ii.nrinn.FinrLn.irinnnr.n.nnnnjinr.n.nnrinr.n.nnr.n.nnn

26、n.nnr.n.rinr现®6GGGGE®焚颂电焚碘®(淑烦版砌ES®魏SG®图蛔©婕®E®S®酶®加翻0魏®&瑕m_rm_n_nrLn_n_n_rLnLrLrLrLrLTLjrLrLn_rLrLrLrLrLrLrLrLrLrLT（5）十六分频仿真结果口士4一T3PWmiwFfQufrUDu4RDuRODuKODudw3N-后QviniH的«rf5MnuUiSRegt眄*辑句+“E曲三弘编就r0山|mjuuumjinruwinnnrinjmniuuwuuuumjuui

27、ruumnjuininmuuuinnaruirmruuiRnnnr£SECXDE»raai»Msa»es»sn»neoDMe«iw»Dce(wa«XDraaw»i®a9oiMaMinnnnnnnn.nnnnrknrLnmjnjrUTLrLnurLrurmJTrLrLj"LJZj-rr-L-rnr-r-L_rn_rn_rn_r-L_rXJ_Ljr-i_ri_r-L.j三、实验心得通过本次实验，设计频率可选的模十状态机以及7段译码电路，学会了以代码形式实现频率多路选择器的功能，巩

28、固了模十状态机的实现方式，进一步掌握VerilogHDL硬件描述语言。实验三数字钟的设计与仿真、实验目的：VerilogHDL语言编程。通过设计实现的数字钟的设计与仿真，以熟悉、实验流程：输入引脚有3+16根，其中三位分别为时钟（提供整个系统的时钟信号）、复位（系统复位信号）和置位信号（用于将时间设置到需要观察的位置）。十六位分别为分钟个位和十位、秒个位和十位。输出引脚有16根，分别位分钟个位和十位、秒个位和十位。三、设计与实验步骤：1、设计思路与分析：本实验设计数字钟的实质为设计60*60的计数器。数字钟为上升沿触发，三个输入管脚为提供整个系统的时钟信号clk,系统复位信号clr（高有效）和

29、置位信号load（高有效），复位信号clr用于将输出的分钟个位min_l、十位min_h和秒个位sec_l、十位sec_h清0,置位信号load将输出的分钟个位min_l、十位min_h和秒个位sec_l、十位sec_h设置到需要观察的位置。十六位分别为分钟个位min_l0、十位min_h0和秒个位sec_l0、十位sec_h0,为load信号变为高电平时的预置信号，此时输出结果为预置信号。在load=0,clr=0时，随着clk的上升沿到来，秒个位sec_l进行自加，加到9时下一个clk上升沿到来时秒个位sec_l变为0,sec_h加1。当时钟为59秒是，下一个clk上升沿到来时，秒清0,分钟低位min_l加1。当时钟为9分59秒时，下一个clk上升沿到来时，分钟低位min_l,秒高位sec_h,秒低位sec_l清0,分钟高位min_h加1。当时钟为59分59秒是，下一个clk上升沿到来时，分钟个位min_l、