数字集成电路电路设计

1、2022-5-41邓军勇邓军第2 2章章 电路图基础电路图基础CMOS集成电路版图集成电路版图-概念、方法与工具概念、方法与工具CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-42第第2章章 电路图基础电路图基础2.12.22.32.42.5 MOS晶体管传输门逻辑门理解电路图的连接关系基本电学定律CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-432.1 MOS 晶体管晶体管CMOS导通条件导通条件阈值损失阈值损失CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心20

2、22-5-442.1 MOSFET StructureCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-45MOSFET StructureCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-46NMOS and PMOS with WellCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-47导通条件导通条件CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-48NMOS单管开关单管开关CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心

3、中心2022-5-49PMOS单管开关单管开关CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-410CMOS开关开关RETURNCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4112.2 逻辑门（逻辑门（Gate）逻辑门可以直接或者组合形成布尔逻辑逻辑门可以直接或者组合形成布尔逻辑函数。几乎任何布尔逻辑都可以由单个逻函数。几乎任何布尔逻辑都可以由单个逻辑门实现，但通常并不这样做。辑门实现，但通常并不这样做。反相器与非门或非门复合逻辑门CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5

4、-4122.2.1 反相器反相器inOut0110CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4132.2.2 两输入与非门（两输入与非门（NAND2）In1In2Out001011101110CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4142.2.3 两输入或非门（两输入或非门（NOR2）In1In2Out001010100110CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4152.2.4 CMOS复合逻辑门复合逻辑门同一个组合逻辑可以用不同的电路来实现设计原则包含

5、的门数及管数尽可能的少包含的门数及管数尽可能的少门的连接关系尽量简单门的连接关系尽量简单多用反相门（多用反相门（NAND、NOR等），少用同相门等），少用同相门 （AND、OR等）等）设计目标减少芯片面积减少芯片面积降低芯片成本降低芯片成本缩短互连线缩短互连线提高传输速度提高传输速度CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4162.2.4 CMOS复合逻辑门复合逻辑门A and BC and DYABCDCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4172.2.4 CMOS复合逻辑门复合逻辑门P管：并与串或

6、管：并与串或N管：串与并或管：串与并或S1S2VDDYCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4182.2.4 CMOS复合逻辑门复合逻辑门CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4192.2.4 CMOS复合逻辑门复合逻辑门GabcdeCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4202.2.4 CMOS复合逻辑门复合逻辑门异或门异或门同或门同或门CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4212.3 传输门传输门A

7、BOUT00弱弱 001010X11000101110X11弱弱 1IN00001111应用多路选择器多路选择器异或门、同或门异或门、同或门运算电路（如加法器）运算电路（如加法器）时序部件时序部件CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4222.3 利用传输门实现异或逻辑利用传输门实现异或逻辑CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-423镜像电路镜像电路 实现XOR的镜像电路CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-424镜像电路镜像电路 实现XOR的镜像电路

8、电路对称版图结构对称CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-425镜像电路镜像电路 实现XNOR的镜像电路镜像电路实现CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-426准准nMOS电路电路 准nMOS结构VpFETnFETpFETSGpDDDDVV永远导通阵列截止开关开路将输出电平上拉到恨nMOS 逻辑电路用逻辑电路用1个个pFET为负载为负载OLnFETnFETpFETOLVV阵列导通开关短路将输出电平下拉到低电平但因导通，较大CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心202

9、2-5-427准准nMOS电路电路 准nMOS反相器:输出低电平CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-428准准nMOS电路电路 准nMOS反相器:实例CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-429准准nMOS电路电路 准nMOS NAND2/NOR2CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-430准准nMOS电路电路 准nMOS AOICMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-431准准nMOS电路电路 准nMO

10、S特点优点优点电路简单，需要电路简单，需要FET数少，占用芯片面积少数少，占用芯片面积少 CMOS门：门：N个输入需要个输入需要2N个个FET 准准nMOS门：门：N个输入需要个输入需要N+1个个FET适用于版图面积受限或者扇入很大或者速度要求较快的场合适用于版图面积受限或者扇入很大或者速度要求较快的场合缺点缺点低电平低电平VOL与与pFET和和nFET的尺寸比有关（有比逻辑）的尺寸比有关（有比逻辑）存在静态功耗（输出低电平时，存在静态功耗（输出低电平时，pFET与与PDN形成导电通道）形成导电通道）CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-432动

11、态动态CMOS电路电路 基本结构pnp0MMMDDoutoutDDVCVV 预充电：导通，截止，输出与输入无关，通过对充电， 使pnn1MMnFET MVoutDDDDVVV 求值：截止，导通，输入经逻辑阵列运算得到输出若运算结果为逻辑1，则输出为高阻态，保持；若运算结果为逻辑0，则输出通过逻辑阵列和放电，使0f预充电管:提供输出高电平时钟信号：控制电路的工作并实现同步求值控制管:保证预充电期间无静态功耗实现逻辑操作输出电容：包括结电容、扇出门输入电容和布线电容，保持预充电电平CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-433动态动态CMOS电路电路

12、版图:NAND3CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-434动态动态CMOS电路（存在的问题）电路（存在的问题）1、输入变量只能在预充电期间变化，在求值阶段必须保持稳定、输入变量只能在预充电期间变化，在求值阶段必须保持稳定 时钟上升沿前时钟上升沿前：Ma、Mb均截止，CL上电荷充满，以保持其高电平 时钟上升沿后时钟上升沿后： Ma导通，Mb截止，CL上的电荷在CL和CA间重新分配，使Vout有所下降电荷分享电荷分享（Charge sharing） FET之间的寄生电容与负载电容分享放电电荷和充电电荷，导致输出电压衰减2、电荷分享电荷分享（Char

13、ge sharing）CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-435动态动态CMOS（存在的问题）（存在的问题）012101 M221M2 22DDDDTnTnCLKoutVoutVoutoutVoutoutVoutoutV预充电：，求值：在 之前的延时期内，导通；直至截止停止 ，但此时已损失了且无法恢复薤揶D动态CMOS门的输入若出现10的翻转，就会导致预充电电荷的损失要避免这种损失，应使动态CMOS门在求值时只出现01的翻转，方法是在预充电期间置所有的输入为0在动态CMOS单元之间加1个反相器（多米诺单元）3、多级不能直接级联、多级不能直接级联

14、CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-436多米诺逻辑多米诺逻辑 多米诺逻辑单元构成基本动态逻辑静态反相器CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-437多米诺逻辑多米诺逻辑 基本逻辑门多米诺逻辑门实例CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-438多米诺逻辑多米诺逻辑 逻辑链构成1231230CCCffff 预充电： 、 同时进行，使所有的 置01求值： 、 、 依次进行，有如“多米诺骨牌”CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心

15、中心2022-5-439多米诺逻辑多米诺逻辑 名称由来只有当所有前级的电平转换已完成，本级才会有动作。预充电求值CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-440C2MOS电路电路C2MOS: 时钟控制CMOS电路1M1M20M1M2HiZ时，、导通，输出静态逻辑运算的结果，与输入有关时，、截止，输出高阻态 ，与输入无关ff=nFET静态逻辑电路静态逻辑电路pFET静态逻辑电路静态逻辑电路三三态态输输出出控控制制CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-441C2MOS电路电路 三态反相器0M1M21M1M2

16、DataCOMSnDDnEfVGNDEf、均截止与、均断开，输出为高阻态、均导通成为以为输入端、 为输出端的反相器=揶=揶 ZHi低电平0三态电路 高电平1， 常用于将电路与公共总线隔开高阻 （Z） CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-442C2MOS电路电路 C2MOS门电路使tr使tfCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-443C2MOS电路电路 C2MOS门:版图CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-444C2MOS电路电路 C2MOS门:特点

17、C2MOS的作用的作用通过控制逻辑门的内部操作，同步通过逻辑链的数据流C2MOS的不足的不足高阻态下，电荷泄漏Vout不能永久保持，其保持时间必须时钟周期 时钟频率ffminVout衰减的原因：电荷泄漏、亚阈值电流等CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-445D锁存器电路锁存器电路(传输门实现二选一传输门实现二选一)QDclkclk!clk!clkclkinput sampled(transparent mode)feedback(hold mode)clk01CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-

18、446基于二选一电路的基于二选一电路的D锁存器锁存器正时钟Latch负时钟LatchQ = !clk & Q | clk & DQ = clk & Q | !clk & DQDclk01反馈clk为低时输出等于输入clk为高时输出等于输入QDclk10反馈将反馈环路断开实现输入采样将反馈环路断开实现输入采样CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-447主从主从D触发器触发器MasterQMD01Q10SlaveQMDclk01Qclk10SlaveMasterclkQMQDclkDFFQDclk = 0 transp

19、arent holdclk = 01 hold transparentCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4482.4 理解电路图连接关系理解电路图连接关系RETURNCMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4492.5 回顾电学基本定律回顾电学基本定律2.5.1 欧姆定律欧姆定律2.5.2 Kirchhoff定律定律Kirchhoff电流定律Kirchhoff电压定律2.5.3 电阻电阻2.5.4 电容电容2.5.5 延时计算延时计算CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC

20、中心中心2022-5-4502.5.1 欧姆定律欧姆定律V=IRMOS管等效电阻管等效电阻CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4512.5.2 Kirchhoff定律定律Kirchhoff定律定律Kirchhoff电流定律：流入任一电学节点的电流的代数和为零； 或者，流入节点的电流总和等于流出节点的电流总和。Kirchhoff电压定律：在一个闭环回路中的电压降之和等于该电路外加总电压，即，输入电压总量等于电路中所有的电压降。1230NIIII+=123=TIIII+123=TVVVV+CMOS集成电路版图集成电路版图西安邮电学院西安邮电学院ASIC中心中心2022-5-4522.5.3 电阻电阻电阻即导体导电的阻力（能力）。电阻即导体导电的阻力（