第7章 时序逻辑电路_第1页
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文档简介

1、第七章 时序逻辑电路o 内容:7.1 概念7.2 静态锁存器和寄存器7.3 动态锁存器和寄存器7.1 概念7.1.1 存储机理正反馈：双稳态1. 静态：信号可以无限保持2. 鲁棒性好：对扰动不敏感3. 对触发脉冲宽度的要求： 脉冲触发宽度须稍大于沿 环路总的传播时间，也即 这两个反相器平均延时的 两倍。4. 尺寸大 应用受到限制亚稳态点Latch（锁存器）与Register（寄存器）Latcho 电平灵敏，不是边沿触发o 正电平灵敏或负电平灵敏，即当时钟为高（低）电平时，输入的任何变化经过一段时间反映到输出上。o 有可能发生竞争现象，只有通过使时钟脉冲宽度小于环路（包括反相器）的传输时间来避免

2、。基于Latch设计举例负（N）Latch在 正（P）Latch在时是透明的 时是透明的寄存器和触发器o 都是边沿触发器件o Register（寄存器）：n 存放二进制数据的器件，通常由Latch构成o Flipflop（触发器）：n 任何由交叉耦合的门形成的双稳态电路7.1.2 时序参数o 建立（Set up）时间：tsuo 维持（Hold）时间：tholdo 时钟至输出时间（max）：tclk-qo 数据至输出时间（max）：td-qo 时钟周期TRegister时序参数Latch时序参数Latch时序参数7.1.3 最高时钟频率7.2 静态锁存器和寄存器o 静态锁存器和寄存器的设计7.2

3、.1 静态锁存器一、写入静态Latch的方法以时钟作为隔离信号，区分了透明和不透明状态Mux实现二、基于Mux的Latch三、基于（传输门实现的）mux的Latch1. 尺寸设计容易2. 晶体管数目多 时钟负载，因而 功耗大四、基于（传输管实现的）mux的Latcho仅NMOS实现，电路简单，减少时钟负载o有电压阈值损失7.2.2 寄存器一、主从Latch构成边沿触发的寄存器二、传输门实现Latch建立时间、延时和维持时间延时 clk-q电压-建立时间减少时钟负载的主从寄存器1. 设计复杂性增加：尺寸设计要保证能强制写入2. 反相导通三、伪静态锁存器时钟重叠问题两相不重叠时钟7.2.3 触发器

4、一、基于NOR的RS Latch保持强制写入二、交叉耦合的NAND构成的CMOS触发器交叉耦合反相器+状态写入晶体管晶体管尺寸设计7.3 动态锁存器和寄存器o 比静态的Latch和Register简单。o 在寄生电容上存储电荷，需要周期刷新。o 为不破坏地读信息，需要输入高阻抗的器件。7.3.1 传输门构成的动态边沿触发寄存器o 只需8个晶体管，节省功耗，提高性能o 甚至可只用NMOS实现存在的问题o 高阻态的节点容易受到噪声的干扰o 漏电影响了低功耗o 动态节点的电压并不跟随电源电压变化，从而降低了噪声容限伪静态o 增加一个弱反馈反相器n 增加抗噪声能力，同时增加延时o 除高性能数据通路，均应使寄存器为静态或伪静态建立时间、维持时间、延迟时

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