第九讲(高性能主存储器技术)

1、南大科技学院南大科技学院主讲主讲 罗少彬罗少彬Email Email ：PhonePhone：83#83#，1507091260115070912601存储器的基本组织存储器的基本组织高性能主存储器技术高性能主存储器技术(1) 与与CPU的连接的连接 主要是主要是 地址线、控制线、数据线地址线、控制线、数据线 的连接。的连接。(2) 多个芯片连接多个芯片连接 存储器容量与实际存储器的要求多有不符。存储器容量与实际存储器的要求多有不符。 如前如前所述存储器芯片有不同的组织形式，如所述存储器芯片有不同的组织形式，如1024*1、1024*4、4096*8等；等； 实际使用时，需进行实际使用时，需进

2、行字和位扩展字和位扩展(多个芯片连接），多个芯片连接），组成你所需要的实际的存储器，如组成你所需要的实际的存储器，如 1K*8、4K*8 等的等的存储器。存储器。存储器的基本组织存储器的基本组织A0A12D0D7位扩展法位扩展法 只加大字长，而存储器的字数与存储器芯片字数一致只加大字长，而存储器的字数与存储器芯片字数一致, 对对芯片没有片选要求。芯片没有片选要求。 用用8k*1的芯片组成的芯片组成8k*8的存储器需的存储器需 8 个芯片个芯片地址线地址线需需 13 根根 数据线数据线 8 根根 控制线控制线 WR接存储器的接存储器的WE 2:416K 816K 816K 816K 8字扩展法字

3、扩展法a用用16K 8位的芯片组成位的芯片组成64K K 8位的存储器需位的存储器需4个芯片个芯片 地址线地址线 共需共需16根根 片内：片内：(214 = 16K) 14根，片选：根，片选：2根根 数据线数据线 8根根 控制线控制线 WE 最低地址最高地址C000FFFF00,0000,0000,000011,1111,1111,111111114最低地址最高地址8000BFFF00,0000,0000,000011,1111,1111,111110103最低地址最高地址40007FFF00,0000,0000,000011,1111,1111,111101012最低地址最高地址00003F

4、FF00,0000,0000,000011,1111,1111,111100001说明总地址片内A13 A12 .A1 A0片选A15 A14地址片号地址空间分配表地址空间分配表用用1k 4 的存储器芯片的存储器芯片 2114 组成组成 2k 8 的存储器的存储器字位同时扩展法字位同时扩展法*ramsel0 = A21A20 *MREQramsel1 = A21 *A20*MREQramsel2 = A21* A20 *MREQramsel3 = A21*A20*MREQ例：例：有若干片有若干片1M8位的位的SRAM芯片，采用字扩展方法构成芯片，采用字扩展方法构成4MB存储器，问存储器，问(1

5、) 需要多少片需要多少片RAM芯片？芯片？(2) 该存储器需要多少地址位？该存储器需要多少地址位？(3) 画出该存储器与画出该存储器与CPU连接的结构图，设连接的结构图，设CPU的接口信号有地的接口信号有地址信号、数据信号、控制信号址信号、数据信号、控制信号MREQ和和R/W#。(4) 给出地址译码器的逻辑表达式。给出地址译码器的逻辑表达式。解：解：(1) 需要需要4M/1M = 4片片SRAM芯片；芯片；(2) 需要需要22条地址线条地址线(3) 译码器的输出信号译码器的输出信号逻辑表达式为：逻辑表达式为： ramsel32-4 译码ramsel2ramsel1ramsel0A21A20A2

6、1A0A19A0OEMREQR/W#CPUD7D0D7D0D7D0D7D0D7D0WE* A CE1M 8DWE* A CE1M 8DWE* A CE1M 8DWE* A CE1M 8D例例 设有若干片设有若干片256K8位的位的SRAM芯片，问：芯片，问：(1) 采用字扩展方法构成采用字扩展方法构成2048KB的存储器需要多少片的存储器需要多少片SRAM芯片？芯片？(2) 该存储器需要多少字节地址位？该存储器需要多少字节地址位？(3) 画出该存储器与画出该存储器与CPU连接的结构图，设连接的结构图，设CPU的接口信号有地的接口信号有地址信号、数据信号、控制信号址信号、数据信号、控制信号MRE

7、Q#和和R/W#。解：解：(1) 该存储器需要该存储器需要2048K/256K = 8片片SRAM芯片；芯片；(2) 需要需要21条地址线，因为条地址线，因为221=2048K，其中高，其中高3位用于芯片选位用于芯片选择，低择，低18位作为每个位作为每个存储器芯片的地址输入。存储器芯片的地址输入。(3) 该存储器与该存储器与CPU连接连接的结构图如下。的结构图如下。 ramsel73-8译码ramsel2ramsel1ramsel0A20-18A20-0A17-0OE#MREQ#R/W#CPUD7D0D7D0D7D0D7D0D7D0WE A CE256K8DWE A CE256K8DWE A

8、CE256K8DWE A CE256K8D例例 设有若干片设有若干片256K8位的位的SRAM芯片，问：芯片，问：(1) 如何构成如何构成2048K32位的存储器？位的存储器？(2) 需要多少片需要多少片RAM芯片？芯片？(3) 该存储器需要多少字节地址位？该存储器需要多少字节地址位？(4) 画出该存储器与画出该存储器与CPU连接的结构图，设连接的结构图，设CPU的接口的接口信号有地址信号、数据信号、控制信号信号有地址信号、数据信号、控制信号MREQ#和和R/W#。解：解：采用字位扩展的方法。需要采用字位扩展的方法。需要32片片SRAM芯片。芯片。 ramsel73-8 译码ramsel2ra

9、msel1ramsel0A22-20A22-2A19-2OE#MREQ#R/W#CPUD31D0D31D0D31D0D31D0D31D0WE A CE256Kx84 片DWE A CE256Kx84 片DWE A CE256Kx84 片DWE A CE256Kx84 片D存储器的基本组织存储器的基本组织高性能主存储器技术高性能主存储器技术采用采用并行并行操作方式操作方式-双端口存储器双端口存储器(1) 芯片技术芯片技术 研究开发高性能芯片技术，如：研究开发高性能芯片技术，如： DRAMFPMDEDO EDRAMCDRAMSDRAMRambusDRAM。采用采用并行并行主存储器主存储器, ,提高

10、提高读出并行性读出并行性 -多模块交叉存储器多模块交叉存储器主存储器采用更高速的技术来缩短存储器的读出时间主存储器采用更高速的技术来缩短存储器的读出时间-相联存储器相联存储器(2) 结构技术结构技术 由于由于CPU和主存储器在速度上不匹配，限制了高速计算。为和主存储器在速度上不匹配，限制了高速计算。为了使了使CPU不至因为等待存储器读写操作的完成而无事可做，可以不至因为等待存储器读写操作的完成而无事可做，可以采取一些加速采取一些加速CPU和存储器之间有效传输的特殊措施。和存储器之间有效传输的特殊措施。高性能的主存储器高性能的主存储器 EDRAM又称增强型又称增强型DRAM (Enhanced

11、DRAM), ,它在它在DRAM 芯片上集成了一个芯片上集成了一个SRAM实现的小容量实现的小容量高速缓冲存储器，从而使高速缓冲存储器，从而使DRAM芯片的性能得到显芯片的性能得到显著改进著改进,时钟频率达到时钟频率达到50MHz。EDRAM芯片芯片(1) 猝发式读取；猝发式读取；(2) EDRAM结构的两个优点结构的两个优点: 在在SRAM读出期间可同时对读出期间可同时对DRAM刷新；刷新； 输入、输出途径是分开的，可在写操作完成的同时输入、输出途径是分开的，可在写操作完成的同时启动同一行的读操作。启动同一行的读操作。DRAM的研制与发展的研制与发展扩展数据输出扩展数据输出DRAM (EDO

12、 DRAM) （Extended Data Out DRAM）数据带宽高数据带宽高同步同步DRAM (SDRAM) （Synchronous DRAM）读写速度比读写速度比EDO DRAM快快,工作频率达到工作频率达到100MHz，133MHz。SDRAM的读写操作与处理器的其它操作可以同步的读写操作与处理器的其它操作可以同步进行。进行。采用成组传送方式采用成组传送方式双倍速率双倍速率SDRAM (DDRAM) （Dual Date Rate SDRAM）在时钟脉冲的上升沿和下降沿读出数据，工作频率达在时钟脉冲的上升沿和下降沿读出数据，工作频率达到到200MHz。Rambus DRAM(RDR

13、AM)采用新的接口采用新的接口,专用专用RDRAM总线总线采用异步成组数据传输协议采用异步成组数据传输协议集成集成RAM存储阵列存储阵列+刷新刷新+裁决裁决+专用专用RAM: video双端口存储器双端口存储器双端口存储器双端口存储器 指同一个存储器具有指同一个存储器具有两组两组相互独立的读写控制线路，相互独立的读写控制线路，进行进行并行并行的独立操作的独立操作,因此因此,是一种采用是一种采用空间并行技术空间并行技术的高速的高速工作的存储器。工作的存储器。地址地址A数据数据A地址寄存器地址寄存器译码译码译码译码地址寄存器地址寄存器地址地址B数据数据B存储体存储体主要用于：主要用于：作为通用寄存

14、器组提供双操作为通用寄存器组提供双操作数；作数；一端面向一端面向CPU，另一端面向，另一端面向外设；外设；多机系统中，作为各多机系统中，作为各CPU的的共享存储器，实现多共享存储器，实现多CPU之之间的通信。间的通信。多模块交叉存储器多模块交叉存储器 并行主存系统并行主存系统 大存储器在一个存储周期中读出的不是一个存储单元的大存储器在一个存储周期中读出的不是一个存储单元的w位信息，而是位信息，而是n个字，这样在个字，这样在单位时间单位时间里存储器提供的信息量里存储器提供的信息量可提高可提高n倍，这样组织的主存系统称为并行主存系统。倍，这样组织的主存系统称为并行主存系统。 也叫也叫单体多字单体多

15、字存储器。存储器。1.并行主存系统并行主存系统w位位 w位位 w位位 M0 M1 Mn-1 2.多模块交叉存储器多模块交叉存储器存储器的模块化组织存储器的模块化组织 一个由若干个模块组成的主存储器是线性编址的。一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中有两种安排方式：这些地址在各模块中有两种安排方式： 顺序方式顺序方式 交叉方式交叉方式顺序方式：顺序方式：各模块一个接一个各模块一个接一个串行工作串行工作。交叉方式交叉方式 连续地址分连续地址分布在相邻的不布在相邻的不同模块内，同同模块内，同一个模块内的一个模块内的地址都是不连地址都是不连续的。对连续续的。对连续字的成块传送字

16、的成块传送可实现多模块可实现多模块流水式并行流水式并行存存取，大大提高取，大大提高单位时间单位时间内存内存储器的带宽。储器的带宽。多模块交叉存储器编址方式多模块交叉存储器编址方式 如果在如果在M M个模块上交叉编址个模块上交叉编址(M=2(M=2k k) ) ，则称为模，则称为模M M交叉编址。交叉编址。 设存储器包括设存储器包括M M个模块，每个模块的容量为个模块，每个模块的容量为L L ，各存储模块，各存储模块进行低位交叉编址，连续的地址分布在相邻的模块中。第进行低位交叉编址，连续的地址分布在相邻的模块中。第i i个模个模块块M Mi i的地址编号应按下式给出：的地址编号应按下式给出： M

17、 Mj + ij + i 其中，其中，j=0,1,2,j=0,1,2,L-1 ,L-1 i=0,1,2, i=0,1,2,M-1 ,M-1 一般模块数一般模块数M取取2的的k次幂，高档微机次幂，高档微机M值可取值可取2或或4，大型，大型计算机计算机M取取16至至32。模块地址模块地址模块模块n-k 位位k k位位译码器译码器2 2k k-1-1.i i.0 0k kn n-k kABABDBDBABABDBDBM Mi iABABDBDBM MO OAB:AB:地址寄存器地址寄存器DB:DB:数据寄存器数据寄存器Mi:i:第第i i个存储模块个存储模块图图 3-24 3-24 多体交叉编址方式

18、多体交叉编址方式M M2 2k k-1-1模体模体地址编址序列地址编址序列对应二进制地址最低二位对应二进制地址最低二位M0M1M2M30,4,8,12,.4 j+0,.1,5,9,13,.4 j+1,.2,6,10,14,.4 j+2,.3,7,11,15,.4 j+3,.0 00 11 01 1模四交叉各模块的编址序列模四交叉各模块的编址序列多模块交叉存储器存取控制方式多模块交叉存储器存取控制方式多模块交叉存储器可以有两种不同的方式进行访问：多模块交叉存储器可以有两种不同的方式进行访问：(1) 一种是所有模块同时启动一次存储周期，相对各一种是所有模块同时启动一次存储周期，相对各 自的数据寄存

19、器并行地读出或写入信息；称为自的数据寄存器并行地读出或写入信息；称为“同同 时访问时访问”，同时访问要增加数据总线宽度。，同时访问要增加数据总线宽度。 (2) 另一种是另一种是M个模块按一定的顺序轮流启动各自的访个模块按一定的顺序轮流启动各自的访 问周期，启动两个相邻模块的最小时间间隔等于单问周期，启动两个相邻模块的最小时间间隔等于单 模块访问周期的模块访问周期的1/M。称为。称为“交叉访问交叉访问”。单模块访问周期单模块访问周期T TM M0 0M M1 1M M2 2M MM-1M-10 0T TM M2T2TM MM-1M-1M MT Tt t交叉访问的存储器工作时间图交叉访问的存储器工

20、作时间图多模块交叉存储器的基本结构多模块交叉存储器的基本结构 每个模块各自以等同的方式与每个模块各自以等同的方式与CPU传传送信息。送信息。 CPU同时访问四个模块，由存储器控同时访问四个模块，由存储器控制部件控制它们制部件控制它们分时分时使用数据总线进行使用数据总线进行信息传递。信息传递。 对每一个模块来说，从对每一个模块来说，从CPU给出访存给出访存命令直到读出信息仍然使用了一个存取命令直到读出信息仍然使用了一个存取周期时间；周期时间； 对对CPU来说，它可以在来说，它可以在 一个存取周一个存取周期中连续访问期中连续访问4个模块；个模块； 各模块的读写过程重叠进行，所以这各模块的读写过程重叠进行，所以这是一种是一种时间并行时间并行存储器结构。存储器结构。EDRAM内存条内存条组成组成1M*32位的存储模块位的存储模块8个芯片共用片选信号个芯片共用片选信号Sel、行选通信号、行选通信号RAS、刷新、刷新 信号信号Ref和地址输入信号和地址输入信号A0A10；两片两片EDRAM芯片的列选信号芯片的列选信号CAS连接在一起，形成连接在一起，形成 一个一个1M 8位位(1MB) 的片组；再由的片组；再由4个片组组成一个个片组组成一个 1M 32位位