modelsim仿真详细过程

1、由于我们只需要了解仿真的完整过程，所以不需要自己写源文件和测试文件（也称为testbench。一下就是简单的源文件和测试文件（亲自测试过)。源文件modulecompare(equal,a,b);inputa,b;outputequalassignequal=(a=b)1:0;endmodule测试文件timescale1ns/1nsinclude./compare.vmodulecomparetestrega,b;wireequal;initialbegina=0;b=0；#100a=0;b=1;#100a=1;b=1;#100a=1;b=0;#100$stop;endcomparecomp

2、are1(equal(equal),.a(a),。b(b);endmodule有了源文件和测试文件下面就开始用modelsim进行仿真了。步骤一：新建工程和。V文件（也就是源文件和测试文件）打开modelsim软件，点击file,选择newproject然后就会弹出下面窗口:./synopsysp/sv.std./st./tn，/苫./rm./fkULOd-lllereg-awireinitibegina=0L=0#100*1001100#100end.eoir-p-aiesndjuciln-Ovsr-allI-continueI-finishI-initI-next-aepIdF1qniTi

3、ini然后在projectname那一栏写上工程名（随便去，一般是字母），在projectlocation选择工程路径（路径最好没有中文，听说的），然后点OK。进入下个界面:然后点击小框里面的“createnewfile”.弹出界面:在filename中写下源文件名，由于这是比较两数的大小，我取为:compare在“addfileastypef中选择verilog,点OK,然后有：双击compare.v文件会弹出编译窗口:复制上面源文件代码，粘贴到上图右边窗口里面然后点击保存图标，然后再新建测试文件。点击下图的新建文件图标过程如同上.你会看见下图的两个.V文件步骤二：编译文件在添加文件在已建的

4、工程后，两个文件的status都是问号，编译后就变成勾。具体步骤为：点击compileall图标就可以了。步骤三：仿真，添加波形选中compare.v文件，点击仿真图标如下图:3接着会弹出界面:rKjStartSimulationi-rDesign|VHDLVerilog|Libraries5DFOtihers|也1MhiameTypePath-J-向workLibrarywtxk1_cofTiparetestbtoduleE/simx4/testcompare.v二|03111口3曰ModuleE:;im1x4/compare.v上勰5120其Library5MoDfL_TtCH九ME2D0

5、0*verilogLibrarySMODEL.JECHA./vtrilog1土木fiynopsysLbrarySMODL_TECH/./feynopsys+血sv_striLfararySMODL_TECHf./sv_stri+4H5tcl_dewcloper3MtLibr曰，smodeL-TEOH,/std_develwer3kitL+M5idLibrarySMODELJTtCHA./stdJIWr?rsir-ifT3defaixlt3口W1IVGU3IEnableoptinmzaitiDnCJptiEizmti口pticHis.,|*I8iia.inI一日1选中comparetest点击OK,有:选中compar