课程设计报告四位加法器设计

1、EDA课程设计题目 ： 四位加法器设计学号 ： 200906024245姓名 ：梁晓群班级 ： 机自094指导老师 ：韩晓燕2011年12月28日2011年12月30日目录摘要-3EDA简介-3概述-41.1目的与要求-41.2实验前预习-41.3设计环境-5四位全加器的设计过程-52.1 半加器的设计-62.2一位全加器的设计-92.3四位全加器的设计-11收获与心得体会-13摘要本文主要介绍了关于EDA技术的基本概念及应用，EDA设计使用的软件Quartus7.2的基本操作及使用方法，以及半加器、1位全加器和四位全加器的设计及仿真过程。EDA简介EDA的概念EDA技术就是以计算机为工具，设

2、计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作.EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。 EDA代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASI

3、C）实现，然后采用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件，这样的设计方法被称为高层次的电子设计方法。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA 技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。EDA 设计可分为系统级、电路级和物理实现级。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，

4、大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。现在对EDA的概念或范畴用得很广。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用1。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。本次毕业设计课题实现的核心技术即为EDA相关技术。一 、概述1.1目的与要求本实验课程的目的，旨在通过上机实验，使学生加深理解EDA技术的基本方法，帮助和培养学生建立利用原理图和硬件描述语言进行电路

5、设计的基本方法和利用EDA工具软件（MAX+plus或Quartus7.2）设计简单数字电子系统的能力，为以后从事有关数字电子系统方面的设计和研究开发工作打下基础。1.2实验前预习每次实验前，学生须仔细阅读本实验指导书的相关内容，明确实验目的和实验内容；明确实验原理与步骤；复习与实验内容有关的理论知识；预习仪器设备的使用方法、操作规程及注意事项。1.3设计环境Quartus简介Quartus是Altera公司提供的FPGA/CPLD集成开发软件，Altera是世界上最大的可编程逻辑器件供应商之一。 Quartus在21世初推出，是Altera全一代FPGA/CPLD集成开发软件MAX+plus

6、 II的更新换代产品，其界面友好，使用便捷。在Quartus上可以完成设计输入、HDL综合、布新布局(适配)、仿真和选择以及硬件测试等流程，它提供了一种与结构无关的设计环境,使设计者能方便地进行设计输入、开始处理和器件编程。 Quartus提供了完整的多平台设计环境，能满足各种特定设计的需求，也是单片机可编程系统(SoPC)设计的综合环境和SoPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成综合环境。Quartus设计完全支持VHDL、Verilog的设计流程，其内部嵌有VHDL、Verilog逻辑综合器。Quartus与可用利用第三方的综合工具(如Leonar

7、do Spectrum、Synplify Pro、FPGA Complier II)，并能直接调用这些工具。同样 Quartus具备仿真功能，同时支持第三方的仿真工具(如ModelSin)。此外， Quartus与MATLAB和DSP Builder结合，可用进行基于FPAG的DSP系统开发，是DSP硬件系统实现的工具EDA工具。二、4位全加器的设计实现过程2.1半加器的设计一位半加器真值表表3-1一位半加器真值表XnYnFnCn0000011010101101一位半加器原理图：在MAX+plus II工具软件的元件库中已经有与门、或门、与非门和异或门等元件，在设计中可直接调用这些元件，实现电

8、路设计。原理图如下：图1 半加器原理图 在元件选择对话框的符号库“Symbol Libraries”栏目中，用鼠标双击基本元件库文件夹“d:maxplus2max2libprim”后，在符号文件“Symbol Files”栏目中列出了该库的基本元件的元件名，例如and2(二输入端的与门)、xor(异或门)、VCC(电源)、input(输入)和output(输出)等。在元件选择对话框的符号名“Symbol Name”栏目内直接输入xor，或者在“Symbol Files”栏目中，用鼠标双击“xor”元件名，即可得到异或门的元件符号。用上述同样的方法也可以得到其他元件符号。2、编辑半加器的原理图半

9、加器逻辑电路图如图1所示，它由1个异或门和1个与门构成，a、b是输入端，SO是和输出端，CO是向高位的进位输出端。 在元件选择对话框的符号名“Symbol Name”栏目内直接输入xor，或者在“Symbol Files”栏目中，用鼠标双击“xor”元件名，即可得到异或门的元件符号。用上述同样的方法也可以得到与门及输入端和输出端的元件符号。用鼠标双击输入或输出元件中原来的名称，使其变黑后就可以进行名称修改，用这种方法把两个输入端的名称分别更改为“a”和“b”，把两个输出端的名称分别更改为“SO”和“CO”，然后按照图1所示的半加器逻辑电路的连接方式，用鼠标将相应的输入端和输出端及电路内部连线连

10、接好，并以“h_addergdf”(注意后缀是gdf)为文件名，存在自己建立的工程目录d:myedamygdf内。进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是上机实验时最容易忽略和出错的地方。 3、编译设计图形文件4、生成元件符号 5、功能仿真设计文件 仿真，也称为模拟(Simulation)；是对电路设计的一种间接的检测方法。对电路设计的逻辑行为和功能进行模拟检测，可以获得许多设计错误及改进方面的信息。对于大型系统的设计，能进行可靠、快速、

11、全面的仿真尤为重要。建立波形文件 进行仿真时需要先建立仿真文件。在Max+p1us II环境执行“File”的“New”命令，再选择弹出的对话框中的Waveform Editor fi1e项，波形编辑窗口即被打开。输入信号节点 在波形编辑方式下，执行“Node”的“Nodes from SNF”命令，弹出输入节点“Enter Nodes from SNF”对话框，在对话框中首先单击“List”按钮，这时在对话框左边的“Available NodesGroups” (可利用的节点与组)框中将列出该设计项目的全部信号节点。若在仿真中只需要观察部分信号的波形，则首先用鼠标将选中的信号名点黑，然后单击

12、对话框中间的“=>”按钮，选中的信号即进入到对话框右边的“Selected NodesGroups”(被选择的节点与组)框中。如果需要删除“被选择的节点与组”框中的节点信号，也可以用鼠标将其名称点黑，然后单击对话框中间的“<="按钮。节点信号选择完毕后，单击“OK”按钮即可。设置波形参量 在波形编辑对话框中调入了半加器的所有节点信号后，还需要为半加器输入信号a和b设定必要的测试电平等相关的仿真参数。如果希望能够任意设置输入电平位置或设置输入时钟信号的周期，可以在Options选项中，取消网格对齐Snap to Grid的选择(取消钩)。设定仿真时间宽度 在仿真对话框，默认

13、的仿真时间域是1S。如果希望有足够长的时间观察仿真结果，可以选择“File”命令菜单中的“End Time”选项，在弹出的“End Time”对证框中，填入适当的仿真时间域(如5S)即可。 加入输入信号为输入信号a和b设定测试电平的方法及相关操作如教材图2.1.3所示，利用必要的功能键为a和b加上适当的电平，以便仿真后能测试so和co输出信号。 波形文件存盘以“h_adderscf”(注意后缀是scf)为文件名，存在自己建立的工程目录d:myedamygdf内。在波形文件存盘时，系统将本设计电路的波形文件名自动设置为“h_adder.scf”，因此可以直接单击确定按钮。进行仿真波形文件存盘后，

14、执行“Max+p1us II”选项中的仿真器“Simulator”命令，单击弹出的“仿真开始”对话框中的“Start”按钮，即可完成对半加器设计电路的仿真，可通过观察仿真波形进行设计电路的功能验证。半加器波形显示如下图：半加器波形2.2 1位全加器的设计1、编辑1位全加器的原理图1位全加器可以用两个半加器及一个或门连接而成。其原理图如图1所示。在Quartus7.2图形编辑方式下，在用户目录中找到自己设计的半加器元件h_adder，并把它调入原理图编辑框中（调入两个），另外从d:maxplus2max2libprim元件库中调出一个两输入端的或门，并加入相应的输入和输出元件，按照图1所示电路连

15、线，得到1位全加器电路的设计结果。电路中的a和b是两个1位二进制加数输入，cin是低位来的进位输入，sum是和输出，cout是向高位进位输出。2、设计文件存盘与编译完成1位全加器电路原理图的编辑后，以f_addergdf为文件名将1位全加器电路原理图设计文件保存在工程目录中，“.gdf”表示图形文件。进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，操作者不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是初学者上机实验时最容易忽略和出错的地方。图1 1位全加器原理图3、仿真设计文件 在Quartu

16、s7.2波形编辑方式下，编辑f_addergdf的波形文件，并完成输入信号a、b和cin输入电平的设置。波形文件编辑结束后也要将波形文件保存在工程目录中，在存盘操作时，系统会自动将当前设计的文件名作为波形文件名，并以.scf为文件类型(例如1位全加器的波形文件是f_adder.scf)，所以操作者可以直接单击“OK”按钮结束波形文件的存盘操作。波形文件存盘后，执行启动仿真器“Simulator”命令开始仿真，可通过观察仿真波形进行设计电路的功能验证。1位全加器波形如下图：1位全加器波形2.3 4位全加器的设计 4位加法器的设计中，全加器成为底层文件ain3.0和bin3.0是两个4位二进制输入

17、端，cin是低位来得进位输入端，sum3.0是4位和输出端，cout是向高位进位的输出端。原理图如图2所示。图2 4位加法器原理图4位全加器波形三、心得体会紧张的课程设计接近了尾声,通过这次有关于EDA技术的课程设计的学习与应用，我基本了解了EDA技术的相关应用，也掌握了EDA设计的相关软件Quartus7.2的最基础的使用方法，丰富了我们的设计手段，也让我了解了更多的仿真方法。在上机操作的过程中，刚开始我们遇到了很多的困难，对软件的不熟悉以及对原理掌握的不透彻，使得刚开始的时候举步维艰，但是经过对最简单的模型的设计及仿真练习过后，我们基本掌握了软件的使用方法，再根据我们所学习过的数电模电的知识将四位全加器的原理图做出来之后，通过软件仿真及对各个参数的设置，我们不断调试仿真出来的波形，是全加器的仿真达到最佳效果。这期间我们也了解到，虽然软件的仿真功能很强大，但是还是需要操作人员