数字集成电路中的基本模块5-2

1、时序逻辑电路设计. 1本章重点本章重点寄存器、锁存器、触发器、振荡器、脉冲发生器和施密特触发器的寄存器、锁存器、触发器、振荡器、脉冲发生器和施密特触发器的实现技术实现技术静态与动态实现的比较静态与动态实现的比较时钟策略的选择时钟策略的选择时序逻辑电路设计. 2时序逻辑电路时序逻辑电路输出不仅取决于当前的输入值，也取决于原先的输入值。即它具输出不仅取决于当前的输入值，也取决于原先的输入值。即它具有记忆功能有记忆功能1 1 引言引言COMBINATIONALLOGICRegistersOutputsNext stateCLKQDCurrent StateInputs图图7.1 7.1 利用正沿触发

2、寄存器的有效状态机的方框图利用正沿触发寄存器的有效状态机的方框图时序逻辑电路设计. 31.1 1.1 时序电路的时间参数时序电路的时间参数tCLKtDtsu tholdtQDATASTABLEDATASTABLERegisterCLKDQtc-q时序电路的时钟参数时序电路的时钟参数建立时间：在时钟翻转之前数据输入必须有效的时间建立时间：在时钟翻转之前数据输入必须有效的时间保持时间：在时钟边沿之后数据输入必须仍然有效的时间保持时间：在时钟边沿之后数据输入必须仍然有效的时间传播延时：相对于时钟边沿，最坏情况下，数据被复制到输出端传播延时：相对于时钟边沿，最坏情况下，数据被复制到输出端的时间的时间时

3、序逻辑电路设计. 4推导系统级的时序约束条件：推导系统级的时序约束条件：最小时钟周期最小时钟周期TT tc-q + tplogic + tsu时序电路工作的时钟周期时序电路工作的时钟周期T必须能容纳电路中任何一级的最必须能容纳电路中任何一级的最长延时长延时对寄存器维持时间的要求对寄存器维持时间的要求tcdregister + tcdlogic thold这一约束保证了时序元件的输入数据在时钟边沿之后能够维这一约束保证了时序元件的输入数据在时钟边沿之后能够维持足够长的时间，而不会因新进入的数据流而过早改变持足够长的时间，而不会因新进入的数据流而过早改变COMBINATIONALLOGICRegi

4、stersOutputsNext stateCLKQDCurrent StateInputs时序逻辑电路设计. 5时序逻辑电路设计. 6时序逻辑电路设计. 71.2 1.2 存储单元的分类存储单元的分类前台存储器和后台存储器前台存储器和后台存储器嵌入在逻辑中的存储器嵌入在逻辑中的存储器 / 大量的集中存储内核大量的集中存储内核静态存储器和动态存储器静态存储器和动态存储器 正反馈或再生原理正反馈或再生原理 / 在与在与MOS器件相关的寄生电容上暂时存储器件相关的寄生电容上暂时存储电荷电荷用于寄存器在较长时间内不被更新时用于寄存器在较长时间内不被更新时 / 用于要求较高性能水平和用于要求较高性能水

5、平和采用周期时钟控制的数据通路电路中采用周期时钟控制的数据通路电路中锁存器和寄存器锁存器和寄存器电平敏感电平敏感/边沿触发边沿触发CLKCLKDDQQ静态存储器静态存储器只要接通电源，静态存储器就会一直保存存储的状态只要接通电源，静态存储器就会一直保存存储的状态用正反馈或再生原理构成的，其电路拓扑结构有意识地把一个组用正反馈或再生原理构成的，其电路拓扑结构有意识地把一个组合电路的输出和输入连在一起合电路的输出和输入连在一起当寄存器在较长时间内不被更新时最为有用当寄存器在较长时间内不被更新时最为有用 ( (门控时钟门控时钟) )和动态存储器和动态存储器在寄生电容上存储状态在寄生电容上存储状态只存

6、储很短的一段时间只存储很短的一段时间 ( (毫秒毫秒) )要求周期性的刷新以弥补泄漏电荷要求周期性的刷新以弥补泄漏电荷比较简单，因而具有明显的较高性能和较低的功耗比较简单，因而具有明显的较高性能和较低的功耗时序逻辑电路设计. 10InclkInOutPositiv e L a tchPositiv e L a tchCLKCLKD DG GQ QOutOutstableOutfollows I nInclkInOutNegativ e L a tchNegativ e L a tchCLKCLKD DG GQ QOutOutstableOutfollows I n不同类型存储元件的定义不同类型

7、存储元件的定义一个边沿触发的存储元件称为一个边沿触发的存储元件称为寄存器寄存器锁存器锁存器是一个电平敏感的器件是一个电平敏感的器件由交叉耦合的门构成的任何双稳态元件称为由交叉耦合的门构成的任何双稳态元件称为触发器触发器(flip-flop)存储单元的分类存储单元的分类时序逻辑电路设计. 112 2 静态锁存器和寄存器静态锁存器和寄存器双稳态原理双稳态原理多路开关型锁存器多路开关型锁存器主从边沿触发寄存器主从边沿触发寄存器低电压静态锁存器低电压静态锁存器静态静态SR触发器用强信号直接写数据触发器用强信号直接写数据时序逻辑电路设计. 122.1 2.1 双稳态原理双稳态原理Vi1ACBVo2Vi1

8、=Vo2Vo1Vi2Vi2=Vo1Vi1Vo2Vo2 =Vi1Vo1 =Vi2交叉耦合的两个反相器形成了双稳态电路交叉耦合的两个反相器形成了双稳态电路(即一个电路具有即一个电路具有2个稳定个稳定状态，每一个对应一个逻辑状态状态，每一个对应一个逻辑状态)。当翻转区中反相器的增益大于当翻转区中反相器的增益大于1时，时，只有只有A和和B是稳定的工作点，而是稳定的工作点，而C是是一个一个亚稳态亚稳态工作点。工作点。A. A. 两个串联的反相器两个串联的反相器B. B. 反相器的反相器的VTCVTC时序逻辑电路设计. 13亚稳态的概念亚稳态的概念改变电路状态的方法：改变电路状态的方法：切断反馈环路切断反

9、馈环路 (见见7.2.2 多路开关型锁存器多路开关型锁存器)触发强度超过反馈环触发强度超过反馈环(实现静态后台存储器的主要方法实现静态后台存储器的主要方法)双稳态原理双稳态原理ACdBVi25 Vo1Vi15 Vo2ACdBVi25 Vo1Vi15 Vo2Vi1=Vo2Vi1=Vo2Vi2=Vo1Vi2=Vo1时序逻辑电路设计. 142.2 2.2 多路开关型锁存器多路开关型锁存器负锁存器负锁存器当当CLK=0时采样时采样正锁存器正锁存器当当CLK=1时采样时采样CLK10DQ0CLK1DQInCLKQCLKQ InCLKQCLKQ 时序逻辑电路设计. 15CLKCLKCLKDQ用传输门构成正

10、锁存器的晶体管级实现用传输门构成正锁存器的晶体管级实现(图图7.7)效率不高效率不高(它对于它对于CLK信号有信号有4个晶体管的负载个晶体管的负载)多路开关型多路开关型锁存器锁存器（1 ）尺寸设计容易）尺寸设计容易（2 ）晶体管数目多）晶体管数目多（时钟负载因而功耗大）（时钟负载因而功耗大）时序逻辑电路设计. 16(a) (a) 电路图电路图 (b) (b) 不重叠时钟不重叠时钟CLKCLKCLKCLKQMQM仅有仅有NMOS传输管构成多路开关的多路开关型传输管构成多路开关的多路开关型NMOS锁存器锁存器(图图7.8)时钟负载减少；但对噪声容限和开关性能都会有影响时钟负载减少；但对噪声容限和开

11、关性能都会有影响多路开关型多路开关型锁存器锁存器（1 ）仅）仅NMOS 实现，电实现，电路简单，减少了时钟负载路简单，减少了时钟负载（2 ）有电压阈值损失（影）有电压阈值损失（影响噪声容限和性能，可能响噪声容限和性能，可能引起静态功耗）引起静态功耗）时序逻辑电路设计. 172.3 2.3 主从边沿触发寄存器主从边沿触发寄存器思考：负沿触发寄存器的实现思考：负沿触发寄存器的实现10DCLKQMMaster01CLKQSlaveQMQDCLK图图7.9 7.9 基于主从结构的正沿触发寄存器基于主从结构的正沿触发寄存器CLK=0 采样采样 保持保持 CLK=01 保持保持 采样采样时序逻辑电路设计.

12、 18图图7.10 7.10 利用多路开关构成的主从型正沿触发寄存器利用多路开关构成的主从型正沿触发寄存器QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlaveclkclk主级主级 采样采样从级从级 保持保持主级主级 保持保持从级从级 采样采样电路中包含电路中包含反相器反相器I1和和I4的好处是什的好处是什么？么？主从边沿触主从边沿触发寄存器发寄存器时序逻辑电路设计. 19多路开关型主从寄存器的时序特性多路开关型主从寄存器的时序特性建立时间：输入数据建立时间：输入数据D在时钟上升沿之前必须有效的时间在时钟上升沿之前必须有效的时间3 tpd_inv + tpd_tx输入输入

13、D D在时钟上升沿之前必须传播经过在时钟上升沿之前必须传播经过I1,T1,I3I1,T1,I3和和I2I2，这就保证，这就保证了在传输门了在传输门T2T2两端的节点电压值相等。否则，交叉耦合的一对反两端的节点电压值相等。否则，交叉耦合的一对反相器相器I3I3和和I2I2就可能停留在一个不正确的值上。就可能停留在一个不正确的值上。传播延时：传播延时：QM值传播到输出值传播到输出Q所需要的时间所需要的时间tc-q = tpd_inv + tpd_tx 由于在建立时间中已经包括了由于在建立时间中已经包括了I2I2的延时，的延时，I4I4的输出在时钟上升沿的输出在时钟上升沿之前已有效。因此传播时间只是

14、通过之前已有效。因此传播时间只是通过T3T3和和I6I6的延时的延时保持时间：在时钟上升沿之后输入必须保持稳定的时间保持时间：在时钟上升沿之后输入必须保持稳定的时间0当时钟高电平时，传输门当时钟高电平时，传输门T1T1关断，由于关断，由于D D输入和输入和CLKCLK在到达在到达T1T1之前之前都要经过反相器，所以在时钟为高电平之后的输入上的任何变化都要经过反相器，所以在时钟为高电平之后的输入上的任何变化都不会影响输出，因此为都不会影响输出，因此为0 0主从边沿触主从边沿触发寄存器发寄存器时序逻辑电路设计. 20例例7.1 7.1 利用利用SPICESPICE进行时序分析进行时序分析DQQMC

15、LKI22T22 0.5Volts0.00.20.4time (n s e c )(a) Tsetup5 0.21 n s e c0.60.8100.51.01.52.02.53.0DQQMCLKI22T22 0.5Volts0.00.20.4time (n s e c )(b) Tsetup5 0.20 n s e c0.60.8100.51.01.52.02.53.0图图7.11 7.11 建立时间模拟建立时间模拟建立时间满足要求建立时间满足要求建立时间不满足要求建立时间不满足要求时序逻辑电路设计. 21图图7.12 7.12 传输门寄存器的传播延时模拟传输门寄存器的传播延时模拟主从边沿触

16、主从边沿触发寄存器发寄存器时序逻辑电路设计. 22减少了时钟负载的静态主从寄存器减少了时钟负载的静态主从寄存器传输门寄存器的缺点是时钟信号的电容负载很大传输门寄存器的缺点是时钟信号的电容负载很大以稳定性为代价降低时钟负载的一个方法是以稳定性为代价降低时钟负载的一个方法是使电路成为有比电路使电路成为有比电路T1的尺寸必须比的尺寸必须比I2更大，才能切换交叉耦合反相器的状态更大，才能切换交叉耦合反相器的状态为了避免反向传导，为了避免反向传导， I4必须比必须比I1弱弱DQT1I1CLKCLKT2CLKCLKI2I3I4主从边沿触主从边沿触发寄存器发寄存器时序逻辑电路设计. 23非理想时钟信号非理想

17、时钟信号时钟偏差时钟偏差因为布置两个时钟信号的因为布置两个时钟信号的导线导线会有差别，或者会有差别，或者负载电容负载电容可以因存可以因存储在所连接的锁存器中的数据不同而变化。这一影响称为储在所连接的锁存器中的数据不同而变化。这一影响称为时钟偏时钟偏差（差（clock shew/jitter）时钟偏差会造成两个时钟信号的重叠时钟偏差会造成两个时钟信号的重叠理想时钟信号理想时钟信号 非理想时钟信号非理想时钟信号CLKCLKCLKCLK时序逻辑电路设计. 24时钟重叠可以引起两种类型的错误时钟重叠可以引起两种类型的错误竞争情况竞争情况：由于：由于CLK和和CLK在一个很短的时间内都为高电平，在一个很

18、短的时间内都为高电平，两个采样传输管都导通，因此在两个采样传输管都导通，因此在D和和Q之间有直接通路之间有直接通路不确定状态：不确定状态：由于由于CLK和和CLK都为高电平，那么节点都为高电平，那么节点A同时被同时被D和和B驱动驱动CLKCLKAB(a) 电路图电路图XDQCLKCLKCLKCLK图图7.15 7.15 仅用仅用NMOSNMOS传输管的主从寄存器传输管的主从寄存器(b) 一对时钟重叠一对时钟重叠非理想非理想时钟信号时钟信号时序逻辑电路设计. 25解决方案：解决方案：采用两相不重叠时钟，并保持两相时钟之间的不重叠时间足够长采用两相不重叠时钟，并保持两相时钟之间的不重叠时间足够长P

19、HI2PHI1主级主级 采样采样从级从级 保持保持主级主级 保持保持从级从级 采样采样动态存储动态存储tnon_overlapPHI1PHI1AB(a)电路图电路图XDQPHI2PHI2图图7.16 7.16 伪静态两相位伪静态两相位D D寄存器寄存器(b)(b)两相不两相不重叠时钟重叠时钟非理想非理想时钟信号时钟信号时序逻辑电路设计. 262.4 2.4 低电压静态锁存器低电压静态锁存器降低到低电源电压时要求使用阈值减小的器件，然而这会产生显著亚阈值漏降低到低电源电压时要求使用阈值减小的器件，然而这会产生显著亚阈值漏电功耗的负面影响电功耗的负面影响为了克服在寄存器闲置期间高漏电的问题，使用多

20、阈值器件为了克服在寄存器闲置期间高漏电的问题，使用多阈值器件图图7.18 7.18 采用多阈值采用多阈值CMOSCMOS解决漏电问题解决漏电问题时序逻辑电路设计. 272.5 2.5 静态静态SRSR触发器触发器用强信号直接写数据用强信号直接写数据采用采用NOR门的门的SR触发器触发器采用采用NAND门的门的SR触发器触发器(a)(a)电路图电路图 (b)(b)逻辑符号逻辑符号 (c)(c)真值表真值表Forbidden StateSSRQQQQRSQQ00Q101001010110RQSQRQ时序逻辑电路设计. 28时钟控制时钟控制SRSR锁存器锁存器包括一对交叉耦合的反相器，加上包括一对交

21、叉耦合的反相器，加上4个额外的晶体管来驱动触发个额外的晶体管来驱动触发器从一种状态转变到另一种状态，并实现同步器从一种状态转变到另一种状态，并实现同步图图7.21 7.21 有比有比CMOS SRCMOS SR锁存器锁存器110 0onoffoff onoff on 01 onoffoffon on on off offM1SRclkclkQM2M3M4M5M6M7M80 10 1Q静态静态SRSR触发器触发器时序逻辑电路设计. 29例例7.2 7.2 时钟控制时钟控制SRSR锁存器的晶体管尺寸锁存器的晶体管尺寸（.25um.25um）4.03.53.0W/L5 and 62.52.00.00

22、.51.01.52.0Q (Volts)time (ns)0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2012W = 1m3VoltsQSW = 0.9mW = 0.8mW = 0.7mW = 0.6mW = 0.5mA. DCA. DC输出电压和下拉输出电压和下拉器件尺寸器件尺寸M M5-65-6的关系的关系B. B. 瞬态响应表明瞬态响应表明M M5 5和和M M6 6各自的各自的W/LW/L比应大于比应大于3 3以切换以切换SRSR触发器触发器时序逻辑电路设计. 30时序逻辑电路设计. 313 3 动态锁存器和寄存器动态锁存器和寄存器静态电路静态电路只要电源电

23、压加在该电路上，它所保存的值就一直有效只要电源电压加在该电路上，它所保存的值就一直有效缺点是它比较复杂缺点是它比较复杂动态电路动态电路将电荷暂时存储在寄生电容上将电荷暂时存储在寄生电容上为了保证信号的完整性，需要周期性地刷新该值为了保证信号的完整性，需要周期性地刷新该值DCLKCLKQCLKCLKCLKDQ时序逻辑电路设计. 323.1 3.1 动态传输门边沿触发寄存器动态传输门边沿触发寄存器T1T2I1I2QQMDC1C2clkclkclkclk clkclk主级主级 采样采样从级从级 保持保持 主级主级 保持保持从级从级 采样采样主级主级从级从级tsu =thold =tc-q =tpd_

24、tx02 tpd_inv + tpd_tx建立时间：节点建立时间：节点A A采样采样D D输入所需的时间输入所需的时间传播延时：两个反相器延时传播延时：两个反相器延时+ +传输门传输门T2T2延时延时维持时间：因传输门在时钟边沿关断，则近似维持时间：因传输门在时钟边沿关断，则近似0 0A AB B时序逻辑电路设计. 33重叠时钟的影响重叠时钟的影响T1T2I1I2QQMDC1C2clkclkclkclk clkclk0-0 重叠重叠竞争的限制条件竞争的限制条件 toverlap0-0 tT1 +tI1 + Tt2( B点不应被新采用数据破坏）点不应被新采用数据破坏）1-1 重叠重叠竞争的限制条

25、件竞争的限制条件 toverlap1-1 thold（原有的输入数据（原有的输入数据D 应满足维持时间要求）应满足维持时间要求）动态传输门边动态传输门边沿触发寄存器沿触发寄存器A AB B时序逻辑电路设计. 34动态传输门边动态传输门边沿触发寄存器沿触发寄存器伪静态的动态锁存器伪静态的动态锁存器在稳定性方面的考虑限制了动态在稳定性方面的考虑限制了动态FF电路的应用电路的应用高阻抗的内部动态节点易受噪声源的干扰高阻抗的内部动态节点易受噪声源的干扰漏电电流，影响了低功耗（例如停止时钟以节省功耗）技术漏电电流，影响了低功耗（例如停止时钟以节省功耗）技术内部动态节点并不跟踪电源电压的变化，其结果是降低

26、了噪声容内部动态节点并不跟踪电源电压的变化，其结果是降低了噪声容限限一个简单的解决方案是增加一个弱的反馈反相器使电路成为伪静态一个简单的解决方案是增加一个弱的反馈反相器使电路成为伪静态Dclkclk这会增加抗噪声能力，但会增加延时这会增加抗噪声能力，但会增加延时除高性能数据通路外，一般均应使寄存器成为伪静态的或静态的除高性能数据通路外，一般均应使寄存器成为伪静态的或静态的时序逻辑电路设计. 353.2 C3.2 C2 2MOSMOS（时钟控制（时钟控制CMOSCMOS）：）：一种对时钟偏差不敏感的方法一种对时钟偏差不敏感的方法clk clk clkclkQMC1C2QDM1M3M4M2M6M8

27、M7M5MasterSlave clkclk主级主级 采样采样从级从级 保持保持主级主级 保持保持从级从级 采样采样ononoffoffononoffoff时序逻辑电路设计. 36C C2 2MOSMOS触发器触发器0-00-0覆盖的情况覆盖的情况只要时钟边沿的上升和下降时间足够小，具有只要时钟边沿的上升和下降时间足够小，具有CLK和和!CLK时钟控制时钟控制的这一的这一C2MOS寄存器对时钟的重叠是不敏感的寄存器对时钟的重叠是不敏感的00QMC1C2QDM1M4M2M6M8M5 clkclk clkclk时序逻辑电路设计. 37C C2 2MOSMOS触发器触发器1-11-1覆盖的情况覆盖的

28、情况11QMC1C2QDM1M2M6M5 clkclkM3M7 clkclk1-1 重叠重叠 约束：约束： toverlap1-1 thold时序逻辑电路设计. 38C C2 2MOS MOS 的瞬态特性的瞬态特性X(3)Q(3)Q(0.1)Time (nsec)Voltsclk(0.1)clk(3)X(0.1)图图7.28 时钟上升时钟上升/下降时间为下降时间为0.1ns和和3ns时时C2MOS FF的瞬态响应，假设的瞬态响应，假设In=1时序逻辑电路设计. 39双边沿寄存器双边沿寄存器它由它由两个并行的主从边沿触发寄存器两个并行的主从边沿触发寄存器组成组成，寄存器的输出用三态驱动器实，寄存

29、器的输出用三态驱动器实现二选一现二选一CLK=1：上面的主级采样，从级保持上面的主级采样，从级保持下面的主级保持，从级采样下面的主级保持，从级采样CLK=0：上面的主级保持，从级采样上面的主级保持，从级采样下面的主级采样，从级保持下面的主级采样，从级保持优点：需要较低的时钟频率优点：需要较低的时钟频率(原来频率的原来频率的1/2)来完成同样功能的数据来完成同样功能的数据处理量，节省了时钟分布网络中的功耗处理量，节省了时钟分布网络中的功耗时序逻辑电路设计. 403.3 3.3 真单相钟控寄存器真单相钟控寄存器(TSPCR)(TSPCR)clkclkInQ正锁存器正锁存器负锁存器负锁存器clkcl

30、kInQ当当clk = 1时，保持模式时，保持模式当当clk = 0时，采样模式时，采样模式当当clk = 1时，采样模式时，采样模式当当clk = 0时，保持模式时，保持模式时序逻辑电路设计. 41例例7.3 7.3 锁存器嵌入逻辑对电路性能的影响锁存器嵌入逻辑对电路性能的影响clkclkInQPUNPDNclkclkAQBBA分析：建立时间的增加一般要小于一个分析：建立时间的增加一般要小于一个AND门的延时门的延时时序逻辑电路设计. 42简化的简化的TSPCTSPC锁存器锁存器( (交叉输出交叉输出TSPCR)TSPCR)clkInQ正锁存器正锁存器负锁存器负锁存器当当clk = 1时，采

31、样时，采样当当clk = 0时，保持时，保持clkInQ当当clk = 1时，保持时，保持当当clk = 0时，采样时，采样AA当当In = 0时时, A = VDD - VTn当当In = 1时时, A = | VTp |优点：减少了一个时钟控制管，同时也减少了时钟负载。优点：减少了一个时钟控制管，同时也减少了时钟负载。缺点：内部节点电平不是全摆幅。缺点：内部节点电平不是全摆幅。时序逻辑电路设计. 43clk主级主级 保持保持从级从级 采样采样主级主级 采样采样从级从级 保持保持TSPCTSPC正沿正沿触发锁存器触发锁存器clkDclkQclkclkXYM1M2M3M6M5M4M7M8M9o

32、noffonoff D D（1 ）由正电平）由正电平Latch 和负电平和负电平Latch （主从（主从Latch）级连直接构成）级连直接构成（2 ）由）由TSPC Latch + 动态电路构成动态电路构成时序逻辑电路设计. 44时序逻辑电路设计. 45例例7.4 TSPC7.4 TSPC的晶体管尺寸问题的晶体管尺寸问题012300.20.40.60.81Time (nsec)VoltsclkQorigQmod晶体管尺寸晶体管尺寸初始宽度初始宽度 M4, M5 = 0.5 m M7, M8 = 2 m修改后的宽度修改后的宽度 M4, M5 = 1 m M7, M8 = 1 mQmodQorig

33、时序逻辑电路设计. 46时序逻辑电路设计. 475 5 流水线：优化时序电路的一种方法流水线：优化时序电路的一种方法REGREGREGlogaCLKCLKCLKOutbREGREGREGlogaCLKCLKCLKREGCLKREGCLKOutb流水线是一项提高资源利用率的技术，它增加了电路的数据处理量流水线是一项提高资源利用率的技术，它增加了电路的数据处理量时序逻辑电路设计. 485.1 5.1 锁存型流水线与寄存型流水线锁存型流水线与寄存型流水线FGCLKCLKInOutC1C2CLKC3CLKCLKCompute Fcompute G时序逻辑电路设计. 495.2 NORA-CMOS5.2

34、 NORA-CMOS：流水线结构的一种逻辑形式：流水线结构的一种逻辑形式clk clk clkclkC1C2OutFGclk clkC3只要锁存器之间的所有逻辑功能块只要锁存器之间的所有逻辑功能块F(用静态逻辑实现用静态逻辑实现)不是反相的不是反相的，C2MOS的流水线电路即是无竞争的的流水线电路即是无竞争的时序逻辑电路设计. 500-0重叠区的竞争情况重叠区的竞争情况1-1重叠区的竞争情况重叠区的竞争情况类似分析类似分析clk clk clkclk0时序逻辑电路设计. 51NORA-CMOSNORA-CMOS模块的例子模块的例子VDDVDDPDNIn1In2In3VDDPUNOutVDDOutVDDPDNIn1In2In3VDDIn4In4VDD(a)-module(b)-moduleCombinational logicLatch时序逻辑电路设计. 526 6 非双稳时序电路非双稳时序电路6.1 6.1 施密特触发器施密特触发器重要特性：重要特性：对于一个变化很慢的输入波形，在输出端有一个快速翻转的响应对于一个变化很慢的输入波形，在输出端有一个快速翻转的响应该器件的电压传输特性表明对正向和负向变化的输入信号有不同的该器件的电压传输特性表明对正向和负向变化的输入信号有不同的开关阈值开关阈值VinVoutVOHVOL