电子技术复习组合逻辑电路

1、数字电路按逻辑功能分两类：组合逻辑电路(简称组合电路) 时序逻辑电路(简称时序电路) 组合逻辑电路特点 如果一个逻辑电路在任何时刻的输出状态只取决于这一时刻的输入状态，而与电路原来的状态无关，这样的电路称为组合逻辑电路。 组合逻辑电路特点：(1)电路基本元件是门电路，不含记忆单元（存储元件）。(2)只有从输入到输出的通路，没有从输出反馈到输入的回路。第第6 6章章 组合逻辑电路组合逻辑电路 组合逻辑电路分析-找出给定逻辑电路输出和输入之间的逻辑关系，从而确定它的逻辑功能。小规模（小规模（s small scale integrated circuit） 组合逻辑电路的分析方法组合逻辑电路的分析

2、方法一、一、基本分析方法1.1.根据逻辑电路图写出逻辑函数表达式根据逻辑电路图写出逻辑函数表达式从输入端开始到输出端，根据器件基本功能逐级写出从输入端开始到输出端，根据器件基本功能逐级写出各门电路输出端的逻辑函数表达式，直到写出最终输出各门电路输出端的逻辑函数表达式，直到写出最终输出端的端的逻辑函数表达式逻辑函数表达式。 2.2.将逻辑函数式化简整理成将逻辑函数式化简整理成“与或与或”表达式表达式 3.3.列出该逻辑函数真值表。列出该逻辑函数真值表。 4. 4.通过真值表特点分析该电路逻辑功能。通过真值表特点分析该电路逻辑功能。 例1：已知逻辑电路分析其逻辑功能。 =1 A1AA1BY1=1

3、YC解： (1) 写出输出逻辑函数表达式 BAY1CBACYY1(2) 化简转换成与或式ABCCBACBACBACABBACBABACBABACBAY )()( )( (3) 列出逻辑函数真值表输 入输 出A B CY0 0 00 0 10 1 001 11 0 01 0 11 101 1 101101001 (4) 逻辑功能分析 三位判奇电路（奇校验电路）ABCCBACBACBACBAY 例题3： 分析给定电路功能Y5Y1Y6Y2Y3Y4&ACBG5G1G6G7G2G3G4YBAABY1BABAAABAAYY)(12BABABABBBYY)(13CBACBABACBABACYYY)(

4、)(324CBACBABAYYYY)()( )(4325CBACCBACYY)()(46解：(1) 写出函数表达式CBACBABAYYYY)()( )(4325CBACCBACYY)()(46BCACBACBACABCBACBACBACBAYYY )()( )()(65(2) 化简转换成与或式Y5Y1Y6Y2Y3Y4&ACBG5G1G6G7G2G3G4YBCACBACBACABYABCY00000101001110010111011110010110(4) 功能描述。 三位奇检测电路。(3) 列出逻辑函数真值表 组合逻辑电路设计-根据给出的实际逻辑问题，求实现这一逻辑功能最简逻辑电路的

5、过程。 设计方法： 1.用小规模集成电路（SSI）设计-经典法。 2.用中规模集成电路（MSI）设计-功能块法。 3.用大规模集成电路设计-编程法。 小规模（小规模（SSISSI）组合逻辑电路设计）组合逻辑电路设计组合逻辑电路设计步骤： 1 1、逻辑抽象列出逻辑函数真值表、逻辑抽象列出逻辑函数真值表（1）确定输入、输出变量（2）给变量进行逻辑状态赋值（3）由因果关系列出真值表2 2、把真值表转换为逻辑函数式、把真值表转换为逻辑函数式 4 4、根据器件种类，将逻辑函数、根据器件种类，将逻辑函数式式化简或变换成化简或变换成与所选器与所选器件件适适应应的形式的形式 使用SSI设计，化简函数式；如对所

6、用器件种类有附加限制，还应将函数式转换成与器件种类相适应的形式。 使用MSI设计，变换函数式与器件输出形式同类型。5 5、根据化简或变换后的逻辑函数式，画逻辑图。、根据化简或变换后的逻辑函数式，画逻辑图。 3 3、选择逻辑器件类型、选择逻辑器件类型逻辑抽象逻辑抽象用用SSI 常用的中规模组合逻辑电路常用的中规模组合逻辑电路编码器译码器数据选择器数值比较器加法器函数发生器奇偶校验器发生器功能模块半加器一一位位加加法法器器OCOC全加器CIOCICOC（1）串行进位加法器(逐位进位加法器逐位进位加法器) 0123BBBB0123AAAA111OCOCOCOCCICICI多位加法器多位加法器 串行进

7、位加法器：串行进位加法器：电路结构比较简单；电路结构比较简单； 运算速度慢。运算速度慢。（2）超前进位加法器（快速进位加法器） 0123BBBB0123AAAAX/Y编码器编码器普通编码器普通编码器优先编码器优先编码器 被编信号二进制代码 编码就是将数字、字母、符号等具有特定意义的编码就是将数字、字母、符号等具有特定意义的信息编成相应的一组二进制代码的过程。信息编成相应的一组二进制代码的过程。 能够实现编码功能的电路称为编码器。能够实现编码功能的电路称为编码器。编码器分类： 译码是将输入的每个二进制代码转换成对应的高、低译码是将输入的每个二进制代码转换成对应的高、低电平组合的输出信号。电平组合

8、的输出信号。 实现译码功能的电路称为译码器实现译码功能的电路称为译码器。译码器译码器一、什么是译码器？被被编编信信号号二二进进制制代代码码编码器按键0按键7高、低电平高、低电平组合状态组合状态译码器二二进进制制代代码码互逆译码器按照功用分三类： 二进制译码器、二十进制译码器、显示译码器。二、译码器分类高、低电平高、低电平组合状态组合状态译码器二二进进制制代代码码三、集成3线8线译码器 74LS138控制电路10011S2S3SG译码电路012AAAY0012AAAY2012AAAY4012AAAY6012AAAY1012AAAY3012AAAY5012AAAY7。全为高电平且输出端否则，译码器

9、不工作，态。时，译码器处于工作状、当1 0S S 1 S321低电平有效1S2S3S输出端低电平有效输入、输出靠近输入、输出靠近方框处的小圆圈方框处的小圆圈表示低电平有效。表示低电平有效。74LS138实现任何形式的单输出或多输出的组合逻辑函数。当译码器输出低电平时，多选用与非门作输出端连接；当输出为高电平时，多选用或门作为输出端的连接。用译码器实现组合逻辑设计用译码器实现组合逻辑设计步骤方法：根据要实现的逻辑函数输入变量个数，选定译码器；写出要实现逻辑函数的标准与或式，并转换成与非式Y；写出译码器的输出表达式Y ；比较Y和Y两式中最小项对应关系，确定译码器代码输入端和输入变量关系；画逻辑连线

10、图。1S2S3S74LS1380210012101221023210342104521056210672107 YAA AmYAA AmYA A AmYA A AmYAA AmYAA AmYA A AmYA A Am根据地址码的要求，从多路输入信号中选择其中一路输根据地址码的要求，从多路输入信号中选择其中一路输出的电路，称为数据选择器。出的电路，称为数据选择器。数据选择器数据选择器Multiplexer（MUX）01 -nnAAA地址输入端数据输出端数据输入端选通控制端(1) 74LS153双4选1数据选择器集成芯D)AA(D)AA( D)AA(D)AA

11、(D)AA(D)AA( D)AA(D)AA(Y13011201110110011D)AA(D)AA( D)AA(D)AA(Y23012201210120012D)AA(D)AA( D)AA(D)AA(Y（2）CT74LS151 8选1数据选择器集成芯片CT74LS151STSTA1 A0A2D0 D1D2D3D4D5D6D7YYS地址输入端数据输出端数据输入端选通控制端CT74LS1512100210121022103 YA A A DA A A DA A A DA A A D2104210521062107 A A A DA A A DA A A DA

12、 A A D2100210121022103( YA A A DA A A DA A A DA A A D2104210521062107 )A A A DA A A DA A A DA A A DSTCT74LS151STSTA1 A0A2D0 D1D2D3D4D5D6D7YYSCT74LS151用数据选择器实现组合逻辑电路 步骤方法：根据逻辑函数输入变量个数，选定数据选择器的路数；根据设计要求写出逻辑函数的标准与或式Y；写出数据选择器的输出表达式Y；比较Y和Y两式中最小项的对应关系，确定数据选择器的地址输入和数据输入Di ；画出连接线路图。7012601250124012301220121

13、0120012 D)AAA(D)AAA(D)AAA(D)AAA( D)AAA(D)AAA(D)AAA(D)AAA(Y301201101001D)AA(D)AA(D)AA(D)AA(Y组合逻辑电路中的竞争组合逻辑电路中的竞争冒险现象冒险现象A11 AYG1G2AAY1AAY1tpdY=A+A=0？YAAA违反了稳态条件下或门电路的逻辑关系1 AYG1G2AAY1tpd? Y=AA=1AAY10AAYAA违反了稳态条件下与门电路的逻辑关系 同一个门的一组互补输入信号，由于它们在此前通同一个门的一组互补输入信号，由于它们在此前通过不同数目的门，经过不同长度导线的传输，到达门输过不同数目的门，经过不同

14、长度导线的传输，到达门输入端的时间会有先有后，这种现象入端的时间会有先有后，这种现象-竞争。竞争。 由于竞争引起的在电路输出端产生尖峰脉冲这种短由于竞争引起的在电路输出端产生尖峰脉冲这种短暂错误输出的现象暂错误输出的现象-冒险。冒险。 一个门电路同时输入两个互补信号时，在输出端就可能会产生不应有的尖峰干扰脉冲。产生竞争冒险的主要原因逻辑抽象用用SSI例1：实现一个3变量检测信号不一致电路，即3个信号不一致输出为1，一致输出为0。设计要求：A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101111110解：（1）逻辑抽象得真值表A、B、C输入变量；Y输

15、出。 A、B、C一致，Y1；否则Y=0。列真值表。 （2）写出逻辑函数表达式CABCBACBABCACBACBAY分别用以下电路芯片实现：(1) 3线-8线译码器和与非门；(2) 4选1数据选择器和非门；(3) （SSI）基本逻辑门。ABCF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1000101111111110001111001BCA（3）选择SSI，与非门（4）化简函数式BCABACCBCABAY（5）竞争冒险判断修改最简与或式ABCY0001101100 AY0AAY100Y00AYCB 冗余项BACY00011011BY00010YBBY000 B

16、YCA 冗余项CABY0001101100CYCCY 0001YCY00BA 冗余项CBCABAYCABACBCBCABAY（6）将无竞争冒险的与或式转变成与非表达式CABACBCBCABACABACBCBCABAY （7）画逻辑电路图&1ACB11CABACBCBCABAY&Y例1：实现一个3变量检测信号不一致电路，即3个信号不一致输出为1，一致输出为0。设计要求：A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101111110解：（1）逻辑抽象得真值表A、B、C输入变量；Y输出。 A、B、C一致，Y1；否则Y=0。列真值表。 （2

17、）写出逻辑函数表达式CABCBACBABCACBACBAY分别用以下电路芯片实现：(1) 3线-8线译码器和与非门；(2) 4选1数据选择器和非门；(3) （SSI）基本逻辑门。 整理函数式成标准与或式（3）（MSI ）3线8线译码器CT74LS138。 该译码器输出为低电平有效。转换成与非式(4) 表达式的整理转换CABCBACBABCACBACBAY654321mmmmmm CABCBACBABCACBACBA CABCBACBABCACBACBAY写出译码器输出式令A2=A、A1=B、A0=C比较要实现的逻辑函数式和CT74LS138输出表达式 74LS138654321654321YY

18、YYYY mmmmmmY7012760126501254012430123201221012100120 mAAAYmAAAYmAAAYmAAAYmAAAYmAAAYmAAAYmAAAYABCCABCBACBABCACBACBACBA（5）画逻辑连线图&1ABCY74LS138例1：实现一个3变量检测信号不一致电路，即3个信号不一致输出为1，一致输出为0。设计要求：A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101111110解：（1）逻辑抽象得真值表A、B、C输入变量；Y输出。 A、B、C一致，Y1；否则Y=0。列真值表。 （2）写出逻辑

19、函数表达式CABCBACBABCACBACBAY分别用以下电路芯片实现：(1) 3线-8线译码器和与非门；(2) 4选1数据选择器和非门；(3) （SSI）基本逻辑门。 整理函数式成标准与或式（3）8选1数据选择器CT74LS151 8选1数据选择器输出表达式（4） 表达式的整理转换2100210121022103 YA A A DA A A DA A A DA A A D2104210521062107 A A A DA A A DA A A DA A A D 比较Y和Y中最小项对应关系。 设Y= Y，A= A2，B=A1，C=A0 D0=D7=0， D1=D2=D3=D4=D5=D6=1C

20、ABCBACBABCACBACBAY （5）画逻辑连线图CT74LS151STSTA1 A0A2D0 D1D2D3D4D5D6D7YY1YABCS1YY设Y= Y，A= A2，B=A1，C=A0 D0=D7=0， D1=D2=D3=D4=D5=D6=10例1：实现一个3变量检测信号不一致电路，即3个信号不一致输出为1，一致输出为0。设计要求：A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101111110解：（1）逻辑抽象得真值表A、B、C输入变量；Y输出。 A、B、C一致，Y1；否则Y=0。列真值表。 （2）写出逻辑函数表达式CABCBACBABC

21、ACBACBAY分别用以下电路芯片实现：(1) 3线-8线译码器和与非门；(2) 4选1数据选择器和非门；(3) （SSI）基本逻辑门。 整理函数式成标准与或式（3）双4选1数据选择器CT74LS153 4选1数据选择器输出表达式（4） 表达式的整理转换 比较Y和Y1中最小项对应关系。 设Y1= Y，A=A1，B=A0 3012011010011D)AA(D)AA(D)AA(D)AA(Y分分离离变变量量法法32101(AB)D)DB(AB)DA()DBA(YCABCBACBABCACBACBAYCABC)C(BAC)CB(ACBAYD0=C， D1=D2=1，D3=C （5）画逻辑连线图1CA

22、B0设Y1= Y，A=A1，B=A0 D0=C， D1=D2=1，D3=C1CABCBACBA BCACBACBAY例1：实现一个3人投票表决器，即3人中有2人或3人表示同意，则表决通过，否则不通过。设计要求：A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111解：（1）逻辑抽象得真值表A、B、C输入变量；Y表决结果。 A、B、C为1表赞成；0表反对； Y1表通过，Y=0表被否决。列真值表。 （2）写出逻辑函数表达式ABCCABCBABCAY分别用以下电路芯片实现：(1) 3线-8线译码器和与非门；(2) 4选1数据选择器和非门；(3)

23、（SSI）基本逻辑门。ABCF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111Y= BC+ AB+ AC11110001111001BCAACBCAB（3）选择SSI（4）化简函数式（5）竞争冒险判断修改最简与或式无竞争冒险现象发生ACABBC ACABBC ACABBCY （6）将无竞争冒险的与或式转变成与非表达式&（7）画逻辑电路图ACBACABBCY &例1：实现一个3人投票表决器，即3人中有2人或3人表示同意，则表决通过，否则不通过。设计要求：A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1

24、01 1 100010111解：（1）逻辑抽象得真值表A、B、C输入变量；Y表决结果。 A、B、C为1表赞成；0表反对； Y1表通过，Y=0表被否决。列真值表。 （2）写出逻辑函数表达式ABCCABCBABCAY分别用以下电路芯片实现：(1) 3线-8线译码器和与非门；(2) 4选1数据选择器和非门；(3) （SSI）基本逻辑门。ABCY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111 整理函数式成标准与或式（3）（MSI ）3线8线译码器CT74LS138。 该译码器输出为低电平有效。转换成与非式7653mmmm ABCCABCBABCA AB

25、CCABCBABCA ABCCABCBABCAYABCCABCBABCAY(4) 表达式的整理转换写出译码器输出式令A2=A、A1=B、A0=C比较要实现的逻辑函数式和CT74LS138输出表达式 74LYYY mmmmY7012760126501254012430123201221012100120 mAAAYmAAAYmAAAYmAAAYmAAAYmAAAYmAAAYmAAAYABCCABCBACBABCACBACBACBA（5）画逻辑连线图&1ABCY74LS138例1：实现一个3人投票表决器，即3人中有2人或3人表示同意，则表决通过，否则不通过。设计要

26、求：A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111解：（1）逻辑抽象得真值表A、B、C输入变量；Y表决结果。 A、B、C为1表赞成；0表反对； Y1表通过，Y=0表被否决。列真值表。 （2）写出逻辑函数表达式ABCCABCBABCAY分别用以下电路芯片实现：(1) 3线-8线译码器和与非门；(2) 4选1数据选择器和非门；(3) （SSI）基本逻辑门。A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111 整理函数式成标准与或式（3）8选1数据选择器CT74LS151 8选1数据选择器输出表达式